JPH0267735A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0267735A JPH0267735A JP21977488A JP21977488A JPH0267735A JP H0267735 A JPH0267735 A JP H0267735A JP 21977488 A JP21977488 A JP 21977488A JP 21977488 A JP21977488 A JP 21977488A JP H0267735 A JPH0267735 A JP H0267735A
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- conductive layer
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
動作劣化の少ないＭＯＳ Ｆ ＥＴの構造と製造方法に
関し、 従来のＬＤＤ構造における、スペーサーの５ｉＯ１にキ
ャリアが捕獲されることを防止することを目的とし、 絶縁ゲート型ＦＥＴのゲート電極とドレイン・コンタク
ト間の半導体表面に絶縁膜を延在し、該絶縁膜上にドレ
インと接続した導電層を形成して寄生的ＦＥＴ構造を備
えてなるとともに、該絶縁膜の厚さをホットキャリアが
抜け得るように薄く構成する。
関し、 従来のＬＤＤ構造における、スペーサーの５ｉＯ１にキ
ャリアが捕獲されることを防止することを目的とし、 絶縁ゲート型ＦＥＴのゲート電極とドレイン・コンタク
ト間の半導体表面に絶縁膜を延在し、該絶縁膜上にドレ
インと接続した導電層を形成して寄生的ＦＥＴ構造を備
えてなるとともに、該絶縁膜の厚さをホットキャリアが
抜け得るように薄く構成する。
本発明は高集積の半導体装置およびその製造方法に係り
、特に動作劣化（コンダクタンスの減少）の少ないＭＯ
ＳＦＥＴの構造と製法に関する。
、特に動作劣化（コンダクタンスの減少）の少ないＭＯ
ＳＦＥＴの構造と製法に関する。
半導体装置の高集積化にともない、従来から用いられて
きたＬＤＤ構造のＭＯＳＦＥＴでも劣化が目立ちはじめ
、より一層の高集積化、微細化を進めることが困難にな
っている。
きたＬＤＤ構造のＭＯＳＦＥＴでも劣化が目立ちはじめ
、より一層の高集積化、微細化を進めることが困難にな
っている。
従来、ゲートに隣接してスペーサーを設け、不純物プロ
ファイルを、ゲートに接するスペーサー直下部分を低濃
度に、スペーサー分離れた部分を高濃度にして、ソース
−ドレイン間の耐圧を向上したり、ゲート下の酸化膜の
ホットキャリアによる劣化を防止したりしていた。
ファイルを、ゲートに接するスペーサー直下部分を低濃
度に、スペーサー分離れた部分を高濃度にして、ソース
−ドレイン間の耐圧を向上したり、ゲート下の酸化膜の
ホットキャリアによる劣化を防止したりしていた。
従来のＬＤＤ構造のＭＯＳ Ｆ ＥＴの工程断面図を第
４図Ａ−Ｃに示す。
４図Ａ−Ｃに示す。
第４図Ｃ参照
ｐ型Ｓｉ基板１ （比抵抗ｌＯΩｅｌｌ）の表面を１０
００℃でｄｒｙ酸化して３００人の酸化膜を形成しく初
期酸化）、次にＣＶＤ法によりＳｉ３Ｎ４膜を１０００
人形成し、ＬＯＣＯ３用パターニングをする（図Ａでは
図示されず） この５ｉｆｆＮ４膜パターンをマスクと
して、Ｂ゛イオン注入５０にｅＶ１ｘｌＯ＋３で行い、
チャネルカットル壁領域２を形成する。ＬＯＧＯＳフィ
ールド酸化をｗｅｔ０２中で行い６０００人のフィール
ド酸化膜３を形成し、ｓｉｘ Ｎａ膜と初期酸化膜を除
去する。露出した基板表面を酸化してゲート酸化膜４を
形成する。この酸化はＨＣ１下１０００℃で３００人の
膜厚に形成する。次にｖｔｈコントロールの８９イオン
注入を５Ｘ１０” ６０Ｋｅｖで行った後、５０００
人のポリシリコン５のデポジションと不純物拡散を行い
、その上にＣＶＤ５ｉＱ□６を３０００人の厚さに堆積
する。この５．６の複合層をパターニングしてゲート電
極を形成する。
００℃でｄｒｙ酸化して３００人の酸化膜を形成しく初
期酸化）、次にＣＶＤ法によりＳｉ３Ｎ４膜を１０００
人形成し、ＬＯＣＯ３用パターニングをする（図Ａでは
図示されず） この５ｉｆｆＮ４膜パターンをマスクと
して、Ｂ゛イオン注入５０にｅＶ１ｘｌＯ＋３で行い、
チャネルカットル壁領域２を形成する。ＬＯＧＯＳフィ
ールド酸化をｗｅｔ０２中で行い６０００人のフィール
ド酸化膜３を形成し、ｓｉｘ Ｎａ膜と初期酸化膜を除
去する。露出した基板表面を酸化してゲート酸化膜４を
形成する。この酸化はＨＣ１下１０００℃で３００人の
膜厚に形成する。次にｖｔｈコントロールの８９イオン
注入を５Ｘ１０” ６０Ｋｅｖで行った後、５０００
人のポリシリコン５のデポジションと不純物拡散を行い
、その上にＣＶＤ５ｉＱ□６を３０００人の厚さに堆積
する。この５．６の複合層をパターニングしてゲート電
極を形成する。
このようにして形成された半導体表面にリンイオンを４
０Ｋｅｖ １ ｘ １０”で注入し、５．６からなる
ゲート電極およびフィールド酸化膜３をマスクとしてｎ
−層が形成される。
０Ｋｅｖ １ ｘ １０”で注入し、５．６からなる
ゲート電極およびフィールド酸化膜３をマスクとしてｎ
−層が形成される。
第４図Ｃ参照
次にＣＶＤ５ｉＱ□ ７を３０００人被着し、異方性エ
ツチングしてサイドウオール８を残す。
ツチングしてサイドウオール８を残す。
Ａｓイオンを５０Ｋｅｖ ｌＸｌ０”で注入する。
第４図Ｃ参照
３００人のブロック酸化を行った後、ＰＳＧ９を１μｍ
の厚さに成長し、コンタクト窓ｌＯを形成し、Ａ１を堆
積してパターニングしてＳ、ＤのＡ１電極１１，１２を
形成する。以上の工程を経て第４図ＣのＬＤＤ構造のＭ
ＯＳＦＥＴができあがる。
の厚さに成長し、コンタクト窓ｌＯを形成し、Ａ１を堆
積してパターニングしてＳ、ＤのＡ１電極１１，１２を
形成する。以上の工程を経て第４図ＣのＬＤＤ構造のＭ
ＯＳＦＥＴができあがる。
このようにして形成された従来のＬＤＤ構造のドレイン
部分を拡大して第５図Ａに示してあり、ゲート両側面の
スペーサーに０．２〜０．３μｍのＳｔＯ，のサイドウ
オール８が用いられている。
部分を拡大して第５図Ａに示してあり、ゲート両側面の
スペーサーに０．２〜０．３μｍのＳｔＯ，のサイドウ
オール８が用いられている。
ところが、この構造では第５図Ｂのようにチャネルで発
生したホットエレクトロンが図示矢印のようにこのスペ
ーサーのサイドウオール８の５ｉ０８に捕獲され、その
結果ｎ−層の抵抗を上げてしまうという現象が起こる。
生したホットエレクトロンが図示矢印のようにこのスペ
ーサーのサイドウオール８の５ｉ０８に捕獲され、その
結果ｎ−層の抵抗を上げてしまうという現象が起こる。
これは、ＦＥＴのコンダクタンスを劣化させ、デバイス
の信頼度に問題を生じる。
の信頼度に問題を生じる。
そこで、本発明は上記従来のＬＤＤ構造における、スペ
ーサーのＳｉｎ、にキャリアが捕獲されることを防止す
ることができる半導体素子の構造と製造方法を提供する
ことを目的とする。
ーサーのＳｉｎ、にキャリアが捕獲されることを防止す
ることができる半導体素子の構造と製造方法を提供する
ことを目的とする。
本発明は、上記問題点を解決するために、絶縁ゲート型
ＦＥＴのゲート電極とドレイン・コンタクト間の半導体
表面に絶縁膜を延在し、該絶縁膜上に導電層を形成して
前記メインのＦＥＴに対して寄生的ＦＥＴ構造を設けて
なるとともに、該絶縁膜の厚さをホットキャリアが抜け
得るように薄く形成するものである。
ＦＥＴのゲート電極とドレイン・コンタクト間の半導体
表面に絶縁膜を延在し、該絶縁膜上に導電層を形成して
前記メインのＦＥＴに対して寄生的ＦＥＴ構造を設けて
なるとともに、該絶縁膜の厚さをホットキャリアが抜け
得るように薄く形成するものである。
第１図Ａの例を用いて本発明を原理的に説明すると、こ
の構造では、スペーサーを持たず、チャネルｐ−層とコ
ンタクト部ｎ゛層の間にｎ−層が入っており、その上部
には、ホットキャリアが通過できる程度の薄い絶縁膜Ｉ
３を設けてあり、その上部には導電層１４を設けてこの
導電層をドレインのｎ゛層とコンタクトさせる。このよ
うにすることにより、本来のＭＯＳＦＥＴ （メインの
ＦＥＴ）の他にドレインにゲート電極がコンタクトした
寄生的ＭＯ３ＦＥＴ （ドレインの寄生的ＦＥＴ）が生
じる。
の構造では、スペーサーを持たず、チャネルｐ−層とコ
ンタクト部ｎ゛層の間にｎ−層が入っており、その上部
には、ホットキャリアが通過できる程度の薄い絶縁膜Ｉ
３を設けてあり、その上部には導電層１４を設けてこの
導電層をドレインのｎ゛層とコンタクトさせる。このよ
うにすることにより、本来のＭＯＳＦＥＴ （メインの
ＦＥＴ）の他にドレインにゲート電極がコンタクトした
寄生的ＭＯ３ＦＥＴ （ドレインの寄生的ＦＥＴ）が生
じる。
ホットキャリアはこのようにドレインの寄生的ＦＥＴを
設けることにより、ＭＯＳＦＥＴの劣化を緩和するもの
である。
設けることにより、ＭＯＳＦＥＴの劣化を緩和するもの
である。
なお、本発明において、寄生的ＦＥＴのｖｔｈはメイン
のＦＥＴのｖｔｈより低くなければならない。
のＦＥＴのｖｔｈより低くなければならない。
それには、ゲート絶縁膜の厚さを薄くすること、或いは
、不純物濃度またはタイプを変えること等が考えられる
。
、不純物濃度またはタイプを変えること等が考えられる
。
本発明のＭＯＳＦＥＴでは、従来のＬＤＤ構造ＭＯ３Ｆ
ＥＴで問題になっていた、コンダクタンスの劣化の原因
となるホットキャリアをドレインの寄生的ＦＥＴのゲー
ト電極の導電層１４が運び去ってしまうので、劣化の原
因とならず、従って微細ＭＯ３ＦＥＴで高信幀の素子が
作製できる。
ＥＴで問題になっていた、コンダクタンスの劣化の原因
となるホットキャリアをドレインの寄生的ＦＥＴのゲー
ト電極の導電層１４が運び去ってしまうので、劣化の原
因とならず、従って微細ＭＯ３ＦＥＴで高信幀の素子が
作製できる。
第一の実施例の工程断面図を第２図Ｃ参照にボす。
第２図Ｃ参照
（１）ｐ型Ｓｉ基板（ｐ ５ｕｂ） １として、比抵抗
１０Ω１を用意する。
１０Ω１を用意する。
（２）１０００℃でｄｒｙ酸化して３００人の膜厚の酸
化膜を形成する（初期酸化）。
化膜を形成する（初期酸化）。
（３）次に、ＣＶ Ｄ Ｓ ｉ ３ Ｎ ａ膜、膜厚１
０００人を形成し、 （４）ＬＯＣＯ３用パターニングを行う（以上は図Ａに
は表れない） （５）チャネルカットのためＢイオンを５ＱＫｅｖ、ｌ
Ｘｌ０１３の条件でイオン注入し、チャネルカットル壁
領域２を形成する。
０００人を形成し、 （４）ＬＯＣＯ３用パターニングを行う（以上は図Ａに
は表れない） （５）チャネルカットのためＢイオンを５ＱＫｅｖ、ｌ
Ｘｌ０１３の条件でイオン注入し、チャネルカットル壁
領域２を形成する。
（６）次に、ｗ ｅ ｔ Ｏ□下でフィールド酸化を行
い６０００人のＬＯＧＯＳフィールド酸化膜３を形成す
る。
い６０００人のＬＯＧＯＳフィールド酸化膜３を形成す
る。
（７）次いで３ｉ３Ｎ４膜、初期酸化膜を除去した後、
（８）１０００℃でｄｒｙｏｚ酸化して３００人のゲー
ト酸化膜４を形成する。ｖｔｈコントロールのため、Ｂ
イオン注入を６０Ｋｅｖ ５ ｘ １０”で行った後、 （９）５のポリシリコンをデポジションする。これはＣ
ＶＤ法で５０００人の膜厚に形成し、（ｌＯ）次いで不
純物拡散を行う。
ト酸化膜４を形成する。ｖｔｈコントロールのため、Ｂ
イオン注入を６０Ｋｅｖ ５ ｘ １０”で行った後、 （９）５のポリシリコンをデポジションする。これはＣ
ＶＤ法で５０００人の膜厚に形成し、（ｌＯ）次いで不
純物拡散を行う。
（１１）その後、ポリシリコン５をパターニングしてゲ
ート電極を形成する。
ート電極を形成する。
（１２）ブロック酸化（８５０℃ｄｒｙ酸化：テストウ
エハー上で３００人成長）を行う。〔これにより、ポリ
シリコン５上ではの酸化膜の厚さは５００人となる。基
板上ではトータル４５０人になる〕。
エハー上で３００人成長）を行う。〔これにより、ポリ
シリコン５上ではの酸化膜の厚さは５００人となる。基
板上ではトータル４５０人になる〕。
第２図Ｃ参照
（２１）表面に１，１ンイオン注入を行いｎ−層を形成
する。これは、４０Ｋｅｖ ］ Ｘ Ｉ Ｏ１３で行
う。
する。これは、４０Ｋｅｖ ］ Ｘ Ｉ Ｏ１３で行
う。
（２２）次に、コンタクト窓１５．１６を形成した後、
（２３）ポリシリコンの導電層１４のデポジションをＣ
ＶＤ法により２０００人の膜厚に行なう。
（２３）ポリシリコンの導電層１４のデポジションをＣ
ＶＤ法により２０００人の膜厚に行なう。
（２４） 砒素イオン注入を５０にｅｖｌＸｌｏ”で
行なう。後続の熱処理により、ポリシリコンにドープさ
れたＡ３がコンタクト窓１５．１６から拡散して、８１
基板にｎ゛層が形成される。
行なう。後続の熱処理により、ポリシリコンにドープさ
れたＡ３がコンタクト窓１５．１６から拡散して、８１
基板にｎ゛層が形成される。
第２図Ｃ参照
（３１）ポリシリコンの導電層１４をパターニングする
（ソース／ドレイン分離）。
（ソース／ドレイン分離）。
（３２）次に８５０℃でｄｒｙ酸化する。この時、ポリ
シリコン５上で５００人の酸化膜が形成される。
シリコン５上で５００人の酸化膜が形成される。
（３３）その後、ＰＳＧ９を１μｍの厚さに成長し、（
３４）平坦化のメルトを１１００℃で１０分間行う。
３４）平坦化のメルトを１１００℃で１０分間行う。
（３５） Ｐ Ｓ Ｇ ９にコンタクト窓形成した後、
（３６）アルミデポジションを行い、 （３７）アルミパターニングしてＡ１電掻１１．１２を
形成する。
（３６）アルミデポジションを行い、 （３７）アルミパターニングしてＡ１電掻１１．１２を
形成する。
以上のようにして、第２図Ｃの構造を得る。その部分を
拡大して示したのが第１図Ａのドレイン構造である。
拡大して示したのが第１図Ａのドレイン構造である。
メインのＦＥＴのゲート酸化膜厚をＴＩ ドレインの
寄生的ＦＥＴのゲート酸化膜厚をＴ２とすると、ＴＩ
＜’ｌ’、 となっている。そこで、ドレインの寄生
的ＦＥＴのｖｔｈを下げるために、ドレインの寄生的Ｆ
ＥＴのゲートの基板濃度をｎ−とし、デプレッシッン型
としている。
寄生的ＦＥＴのゲート酸化膜厚をＴ２とすると、ＴＩ
＜’ｌ’、 となっている。そこで、ドレインの寄生
的ＦＥＴのｖｔｈを下げるために、ドレインの寄生的Ｆ
ＥＴのゲートの基板濃度をｎ−とし、デプレッシッン型
としている。
第二の実施例
第２図Ｂの工程（２１）のイオン注入をリン４０ｋｅν
２Ｘ１０”とすることにより、第１図Ｂのドレイン構造
となり、ゲートとドレインコンタクト領域のｎ９層との
間がｐ−領域となる。それにより、メインのＦＥＴの基
板濃度ｐ−より低い基板濃度ｐ−を実現し、エンハンス
メント型のドレインの寄生的ＦＥＴのｖｔｈを低下させ
ている。
２Ｘ１０”とすることにより、第１図Ｂのドレイン構造
となり、ゲートとドレインコンタクト領域のｎ９層との
間がｐ−領域となる。それにより、メインのＦＥＴの基
板濃度ｐ−より低い基板濃度ｐ−を実現し、エンハンス
メント型のドレインの寄生的ＦＥＴのｖｔｈを低下させ
ている。
第三の実施例
第２凹入で、工程（１２）をゲート酸化膜エツチング、
ブロック酸化ｄｒｙ２００ 人、８５０ ℃とすること
により、第１図Ｃのドレイン構造となる。
ブロック酸化ｄｒｙ２００ 人、８５０ ℃とすること
により、第１図Ｃのドレイン構造となる。
それにより、ドレインの寄生的ＦＥＴのゲート酸化膜厚
Ｔ２をメインのＦＥＴのゲート酸化膜厚Ｔ２より薄く形
成しており、基板濃度を変えることなく、ドレインの寄
生的ＦＥＴのｖｔｈを低下している。
Ｔ２をメインのＦＥＴのゲート酸化膜厚Ｔ２より薄く形
成しており、基板濃度を変えることなく、ドレインの寄
生的ＦＥＴのｖｔｈを低下している。
第４の実施例
第３図Ａ−Ｄに本発明の第四の実施例を示す。
これはポリシリコンのサイドウオールを利用して、本発
明構造を実現したものである。
明構造を実現したものである。
第３図Ｃ参照
工程（１）〜（１０）までは第２図Ａと同様である。
（１１）ＣＶＤＳｉＯ□を３０００人に形成する。
（１２） ＣＶ Ｄ Ｓ ｉ Ｏ＊ とポリシリコンの
パターニングを行う。
パターニングを行う。
（１３）ブロック酸化を８５０℃のｄｒｙ酸化で膜厚３
００人に行う。
００人に行う。
第３図Ｃ参照
（２０）リンイオン注入でｎ−層形成する。
（２１）ポリシリコン３１を４０００人デポジション（
２２）サイドウオール３１゛形成のため異方性エツチン
グを行う。
２２）サイドウオール３１゛形成のため異方性エツチン
グを行う。
（２３） ｎ ’層形成をＡ ｓ＋のイオン注入５０Ｋ
ｅｖＩＸＩＯ”で行う。
ｅｖＩＸＩＯ”で行う。
第３図Ｃ参照
（３１）導電層のポリシリコン３２を２０００人デポジ
ションする。
ションする。
（３２）導電層のポリシリコン３２のドープをＡｓ“イ
オン注入５０Ｋｅｖ １ ｘ ｌ Ｏ”で行う。
オン注入５０Ｋｅｖ １ ｘ ｌ Ｏ”で行う。
（３３）導電層のポリシリコン３２のパターニングを行
い、ソース／ドレイン分離を行う。
い、ソース／ドレイン分離を行う。
第３図り参照
（４１）ブロック酸化を９００℃のｄｒｙ酸化で、膜厚
３００人に行う。
３００人に行う。
（４２） Ｐ Ｓ Ｇ ３３を１１１ｍ成長する。
（４２）平坦化のメルトを１１００℃、１０分行う。
（４３）コンタクト窓の形成を行う。
（４５）アルミデポジション
（４６）アルミパターニングしてＡｆ電極１１．１２を
形成する。
形成する。
この実施例の構造にすることにより、ソース、ドレイン
のｎ−層の大きさが制御し易くなりＦＥＴの特性で安定
したものが得られる。
のｎ−層の大きさが制御し易くなりＦＥＴの特性で安定
したものが得られる。
以上、本発明について、実施例で説明したが、本発明構
成において、ドレインの寄生的ＦＥＴのゲート絶縁膜の
厚さは、ホットキャリアがトンネルして抜けるように薄
く形成する必要がある。その厚さの実用上の限度は、素
子構造、特にドレインの構造で変わるが、１０００人よ
り薄いことが必要であり、好ましくは５００Å以下で、
例えば２５０人程度とする。絶縁膜厚の下限は、素子の
要求される耐圧により自らきまる。ドレインの寄生的Ｆ
ＥＴのゲート絶縁膜の厚さについては、ＭＯＳＦＥＴの
ゲート電流についての文献ＩＥＥＥＥ ＥＬＥＣＴＩＩ
ＯＮ Ｄ［！Ｖ［ＣＥ Ｌ［！ＴＴＥＲＳ ＶＯ
Ｌ、ＥＤＬ−７ＮＯ，１０，０ＣＴＯＢＥＲ１９８６、
ｐ、５６１〜５６３の記載、或いは［ＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ［！ＬＥＣＴＲＯＮ ＤＥＶ
ＴＣ［！Ｓ ＶＯＬ、ＨＤ−３３Ｎｏ、１０ＯＣＴＯＶ
ＥＲ１９８６ｐ、 １５２９〜１５３３ （Ｄ記載が参
照される。
成において、ドレインの寄生的ＦＥＴのゲート絶縁膜の
厚さは、ホットキャリアがトンネルして抜けるように薄
く形成する必要がある。その厚さの実用上の限度は、素
子構造、特にドレインの構造で変わるが、１０００人よ
り薄いことが必要であり、好ましくは５００Å以下で、
例えば２５０人程度とする。絶縁膜厚の下限は、素子の
要求される耐圧により自らきまる。ドレインの寄生的Ｆ
ＥＴのゲート絶縁膜の厚さについては、ＭＯＳＦＥＴの
ゲート電流についての文献ＩＥＥＥＥ ＥＬＥＣＴＩＩ
ＯＮ Ｄ［！Ｖ［ＣＥ Ｌ［！ＴＴＥＲＳ ＶＯ
Ｌ、ＥＤＬ−７ＮＯ，１０，０ＣＴＯＢＥＲ１９８６、
ｐ、５６１〜５６３の記載、或いは［ＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ［！ＬＥＣＴＲＯＮ ＤＥＶ
ＴＣ［！Ｓ ＶＯＬ、ＨＤ−３３Ｎｏ、１０ＯＣＴＯＶ
ＥＲ１９８６ｐ、 １５２９〜１５３３ （Ｄ記載が参
照される。
本発明によれば、従来のＬＤＤ構造ＭＯ５ＦＥＴに比較
して、寿命を約２倍近く長（することができる。なお、
ここでいう寿命はコンダクタンスの値が１０％減になる
までの時間である。
して、寿命を約２倍近く長（することができる。なお、
ここでいう寿命はコンダクタンスの値が１０％減になる
までの時間である。
第１図Ａ−Ｃは本発明の第一〜第三の実施例の要部拡大
断面図、 第２図Ａ−Ｃは本発明の第一の実施例の工程断面図、 第３図Ａ−Ｄは本発明の第四の実施例の工程断面図、 第４図Ａ−Ｃは従来のＬＤＤ構造ＭＯＳ Ｆ ＥＴの工
程断面図、 第５図Ａ、Ｂは従来のＬＤＤ構造ＭＯ３ＦＥＴのドレイ
ン部分断面図である。 １はＳｔ基板 ２はチャネルカットのｐ型頭域 ３はフィールド酸化膜 ４はゲート酸化膜 ５はポリシリコン ロ、７はＣＶ Ｄ Ｓ ｉ Ｏｔ ８はサイドウオール（Ｓｉｎｇ） ９はＰＳＧ １０はコンタクト窓 １１．１２はＡ１電極 １３はホットキャリアが通過できる程度の薄い酸化膜 １４は導電層（ポリシリコン） １５．１６は開口 ３１はポリシリコン ３１° はサイドウオール（ポリシリコン）３２は導電
層のポリシリコン
断面図、 第２図Ａ−Ｃは本発明の第一の実施例の工程断面図、 第３図Ａ−Ｄは本発明の第四の実施例の工程断面図、 第４図Ａ−Ｃは従来のＬＤＤ構造ＭＯＳ Ｆ ＥＴの工
程断面図、 第５図Ａ、Ｂは従来のＬＤＤ構造ＭＯ３ＦＥＴのドレイ
ン部分断面図である。 １はＳｔ基板 ２はチャネルカットのｐ型頭域 ３はフィールド酸化膜 ４はゲート酸化膜 ５はポリシリコン ロ、７はＣＶ Ｄ Ｓ ｉ Ｏｔ ８はサイドウオール（Ｓｉｎｇ） ９はＰＳＧ １０はコンタクト窓 １１．１２はＡ１電極 １３はホットキャリアが通過できる程度の薄い酸化膜 １４は導電層（ポリシリコン） １５．１６は開口 ３１はポリシリコン ３１° はサイドウオール（ポリシリコン）３２は導電
層のポリシリコン
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型ＦＥＴのゲート電極とドレイン・コン
タクト間の半導体表面に絶縁膜を延在し、該絶縁膜上に
導電層を形成して前記メインのＦＥＴに対して寄生的Ｆ
ＥＴ構造を設けてなるとともに、該絶縁膜の厚さをホッ
トキャリアが抜け得るように薄く形成したことを特徴と
する半導体装置。 ２、請求項１記載の半導体装置において、 前記絶縁膜の厚さが１０００Å以下であることを特徴と
する半導体装置。 ３、請求項１記載の半導体装置において、 前記寄生的ＦＥＴがディプリーション型であることを特
徴とする半導体装置。 ４、請求項１記載の半導体装置において、 前記寄生的ＦＥＴがエンハンス型であり、そのしきい値
が前記メインのＦＥＴのしきい値より低いことを特徴と
する半導体装置。 ５、請求項４記載の半導体装置において、 前記メインのＦＥＴのゲート絶縁膜が寄生的ＦＥＴのゲ
ート絶縁膜より薄く形成され、前記メインのＦＥＴのチ
ャネル部の不純物濃度が寄生的ＦＥＴのチャネル部の不
純物濃度より高いことを特徴とする半導体装置。 ６、請求項４記載の半導体装置において、 前記寄生的ＦＥＴのゲート絶縁膜をメインのＦＥＴのゲ
ート絶縁膜より薄くすることによりしきい値を低下せし
めてなる半導体装置。 ７、請求項１〜６のいずれかに記載の半導体装置におい
て、 前記導電層がドレインに接続されるとともに、外部配線
に接続してなることを特徴とする半導体装置。 ８、下記（イ）〜（ヘ）、 （イ）半導体基板上に薄い絶縁膜を形成した後、第一の
導電層をその上に形成し、該導電層をパターニングして
ゲート電極を形成する工程、 （ロ）該ゲート電極を覆うように絶縁膜を形成した後イ
オン注入法により低濃度の不純物層を形成する工程、 （ハ）該ゲートに近接した半導体基板表面の絶縁膜に開
口を設けソースおよびドレインのコンタクト窓を形成す
る工程、 （ニ）第二の導電層を形成する工程、 （ホ）該第二の導電層をパターニングしてソースおよび
ドレインの引き出し電極を形成するとともに、該ゲート
電極とドレインのコンタクト窓間に延在する絶縁膜上に
該第二の導電層がドレインの引き出し電極と接続して残
るようにパターニングする工程、 （ヘ）前記引き出し電極からの不純物拡散により高不純
物層を形成する工程、を有することを特徴とする半導体
装置の製造方法。 ９、請求項８の半導体装置の製造方法において、（ロ）
において、ゲート電極を覆うように絶縁膜を形成する際
に、半導体基板上の前記薄い絶縁膜のソースおよびドレ
イン上の部分を除去して後行うことを特徴とする半導体
装置の製造方法。 １０、請求項８記載の半導体装置の製造方法において、 （ロ）の低濃度の不純物層が、（ヘ）の引き出し電極か
ら拡散する不純物と同極性のものであることを特徴とす
る半導体装置の製造方法。 １１、下記（イ）〜（ト）、 （イ）半導体基板上に薄い絶縁膜を形成した後、第一の
導電層をその上に形成し、該導電層をパターニングして
ゲート電極を形成する工程、 （ロ）該ゲート電極を覆うように絶縁膜を形成した後イ
オン注入法により低濃度の不純物層を形成する工程、 （ハ）第二の導電層を形成する工程、 （ニ）該第二の導電層を異方性エッチングにより、前記
ゲート電極の少なくともドレイン側にサイドウォールを
残すように除去する工程、 （ホ）ソースおよびドレインを形成するための不純物を
導入する工程、 （ヘ）ソースおよびドレイン上の絶縁膜を選択的に除去
した後、第三の導電層を付着する工程、（ト）該第三の
導電層をパターニングしてソースおよびドレインの引き
出し電極を形成する際に、該ドレインの引き出し電極と
前記サイドウォールが電気的に接続されるようにパター
ニングする工程、を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21977488A JPH0267735A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21977488A JPH0267735A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267735A true JPH0267735A (ja) | 1990-03-07 |
Family
ID=16740796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21977488A Pending JPH0267735A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-02 JP JP21977488A patent/JPH0267735A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
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