JPH03215979A - 両方向サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＰＮＰＮＰ　（ＮＰＮＰＮ）両方向サイリスタ
、特に耐圧（■■０）の低圧化と静電容量の低減化に関
するものである。

（従来の技術） 第１図（ａ）に示す如き基本構造をもつ両方向サイリス
ク、即ちＰ型半導体基板の両面にＮ．層とＮ２層を形成
し、更にＮ，，Ｎ．層中の一部に表面に露呈するＰ，，
Ｐ２層を形成して、金属電極１゛Ｔ２により前記Ｐ１層
とＮ，層及びＰ２層とＮ２層をそれぞれ短絡した構造の
５層構造をもち、以下のように動作する両方向サイリス
タはよく知られている。

第１図（ａ）の拡散断面図中に示す矢印方向の電流を流
す方向の電圧が印加されるものとする。この電圧が接合
Ｊ３の耐圧（ｖｎｏ）を超えると接合Ｊ３を通って電流
が流れ出ず。するとこの電流のうちＮ２層を横方向に流
れる電流成分■２と、横方向抵抗Ｒにもとづく電圧降下
が接合Ｊ４を順ハイアスしてＰ２層より正孔の注入を生
じさせる。このため第１図（ｂ）に示す電圧電流特性図
のように電極Ｔ，，Ｔ２間をターンオンさせる。

また前記と逆方向の電圧が印加されたときは、Ｎ，層を
横方向に流れる電流成分によって接合Ｊ　，を順バイア
スして、第１図（ｂ）のように電極ＴＴ２間をターンオ
ンさせてスイッチング動作を行乙の両方向１ナイリスタ
ぱ２端子であって使用が簡単であり、しかも小型軽量で
あるため、弱電回路例えば通信回線に接続された各種電
子回路のザージ防護用素子として広く使用されるように
なりつつある。

しかし最近のように電子回路の集積化が進んでその耐電
圧値が低《なるに伴い、両方向サイリスタとして低耐圧
（ＶＢＯ）のものへの要求が強くなり、また最近のデジ
タル化の進展は静電容量の小さい素子への要求を強めつ
つある。

（従来技術とその問題点） しかしこのようなアハランシェ降伏による従来の両方向
サイリスタの構造では、第１図（ａ）のＴ′Ｆ２間の耐
圧亙はＰ層の比抵抗、即ち不純物濃度によりほぼ一義的
にきまり、不純物濃度が小さくなるとＬ玉は高くなる。

一方素子の静電容量を決定ずる接合．１２，．１．の静
電容量は、Ｐ層の不純物濃度によってほほ−義的に定ま
り、よく知られるように不純物濃度が小になるとこれに
比例して静電容量も小になる。

従って百１圧を低くずるためＩ）層の不純物濃度を高く
ずると静電容量も大きくなる、所謂１・レー１ζオフの
関係となるので、低剛圧で低静電容量の両方向サイリス
タの実現は難しい。

そこでこれを解決する手段として、第１図（ａ）のＰ層
の厚みＷＰを小とすることにより不純物濃度を大として
、耐圧■Ｒｏを従来のように接合，Ｊ２Ｊ３のアハラン
シェ降伏によることなく、Ｎ，　　ＰＮ２層のパンチス
ルーによって得るようにする方法が考えられる。

しかしこの方法によって所要の低耐圧かつ低静電容量の
素子を得ようとすると、第１図（ａ）の１）層の厚みＷ
，が薄くなり過ぎるため製造が困難となり、実現が難し
い。

例えばＰ層の不純物濃度を１０”／ｃｃ，　Ｎ．　，　
Ｎ２層の表面濃度を１０′８／ｃｃ、その拡散深さを３
０μとし、不純物分布を誤差関数型を仮定してパンチス
ルー電圧を１５０■にすると、■）層への空乏層の拡が
り、従ってＮ．，Ｎ．層におけるＰ層の厚みＷ，は３５
μ程度となる。その結果Ｎ．，Ｎ２層を含めた素子全体
の厚さは１００μ程度となるので、現在よく使用されて
いる４１１４ウエハなどを用いての製造処理には著しい
困難を生ずる。

（発明の目的） 本発明は前記パンチスルーによる手段を利用して通常の
選択拡散等の公知の手段により、所要の低耐圧かつ低静
電容量の素子を容易に製造しろる構造を提供し、前記デ
ジタル化処理機能をもった集積回路などこの種回路のサ
ーシ防護を確実に行いうる両方向サイリスクの実現を図
ったものである。

（問題点を解決するための本発明の手段）本発明の特徴
とするところは、５層構造をもつ両方向サイリスクのＰ
，ＮＰ２　（Ｎ，ＰＮ２　）層の一部に、その耐圧がパ
ンチスルーによって決まる領域を設けることにより、Ｐ
層の主体部分の厚み、従って素子の厚みをアハランシェ
降伏による従来素子と同様としたまま、低耐圧の素子を
実現できるようにして、要求される低耐圧と低静電容量
の素子を容易に製造できるよ・うにしたものである。次
に本発明を一実施例により説明する。

（実施例） 第２図（ａ）　（ｂ）　（ｃ）は本発明の一実施例を示
す平面図（電極の図示を省略）、平面図のＡ−Ａ’部矢
視拡散断面図及びその等価回路図である。本発明ではＰ
，，Ｐ２層の設定部の反対端部のＮ，，Ｎ２層の一部に
、Ｐ層中に突出ずるパンチスル一部分Ｃ及びＣ゛を設け
て、この部分により挾みこまれるＰ層の部分厚さをＰ層
の主体部分の厚みＷ，より薄いＷ’Ｐとし、この部分が
接合Ｊ２，Ｊ３のアハランシェ降伏電圧より低い電圧で
パンチスルーずるようにしたものである。次にその動作
について説明する。

今第２図（ｂ）図中の矢印方向の電流を流す極性で電圧
が印加されたものとする。すると印加電圧が厚みＷ’Ｐ
に相当ずるパンチスルー電圧に達すると突出部分Ｃを通
して電流Ｔ２，Ｉ，が流れ出ず。

電流■２が増加ずると、Ｐ２層直下のＮ２層の実効横方
向抵抗Ｒによる電圧降下により接合Ｊ４を順ハイアスす
るため、この部分にＰ２層より正孔の注入が行われて、
第２図（Ｃ）のＣ部分が先ずパンチスルーサイリスクと
してターンオンする。なおこの場合電流■１は接合Ｊ１
を逆ハイアスするのみでターンオンには寄与しない。Ｃ
部分がタンーオンすると、第２図（Ｃ）の等価回路図の
ようにＣ部分が補助・リーイリスタとなって他の部分に
ターンオン状態が拡がり、ついには全面におけるクーン
オンに発展する動作を行うもので、上記の動作は構造が
対称であるから、以」二と電圧の印加方向が逆の場合に
おいてもＣ゜部分により同−の動作が行われる。

以」二のように本発明素子の耐圧■ＩｌｏはＰ層の不純
物濃度とバンチスル一部分ｃ，ｃ’　の厚みＷ’Ｐによ
って決まり、同一不純物濃度ではＷ′，のみで決まるた
め、厚みＷ“，の選定によって所望の低耐圧化が可能と
なる。

また素子の静電容量、従って接合Ｊ２，Ｊ．の静電容量
は不純物濃度のみによって決まるが、静電容量値に関係
するＣ，Ｃ″部分以外のＰ層部分、従ってＰ層の主体部
分の厚みは犬であって不純物濃度は小であるので、静電
容量を小にすることができ、前記１−レードオフの問題
は一挙に解決されて低耐圧であって静電容量の小さい両
方向サイリスタの提供が可能となる。

また本発明でばパンチスル一部分ｃ，ｃ’以外のＰ層部
分、即ちＰ層の主体部分の厚みを従来のアバランシェ降
伏による素子と同様に厚くでき、素子そのものの厚みを
大にできる。従って前記したＰ層全体の厚みを薄くする
ことによってパンチスルー構造を得るものに比べて、製
造処理上の困難を著しく少なくできる。

これに加えて本発明によれば、ザージ防護に当たって要
求される性能であるサージ電流耐量のばらつきの少ない
素子をうろことができる。即ちサージ電流耐量は第１図
（ｂ）に示すターンオン移行領域における電力損失と、
最初にタンーオンする位置即ち初期点弧位置からの全面
へのターンオン領域の拡がり速度に大きく影響される。

しかし従来の素子では点弧位置が一定しないため、サー
ジ電流耐量にばらつきを生じ易い。

しかし本発明では初期点弧位置はパンチスルー部分Ｃ，
Ｃ“に必ず局限されるため、ザージ電流耐量のばらつき
の殆どない両方向サイリスクの提供が可能となる。

以−１二本発明の一実施例について説明したが、パンチ
スル一部分ｃ，　　ｃ’の形成に当たって、第３図断面
図のように出発ウェハのｃ，　　ｃ’形成部分を予め薄
く形成しておく手段を採用しうる。

またパンチスルー動作部分をＮ．ＰＮ２バンチスルーダ
イオードＰＤとすることができる。第４図（ａ）（ｂ）
はその断面図と等価回路である。

またバンチスルー領域の形状位置などは種々の変形が可
能であり、製造に当たって拡散以外の公知の方法を採用
できる。また更に本発明はＰＮＰＮＰ　（ＮＰＮＰＮ）
両方向サイリスクを基本構造とする複合サイリスタに適
用して効果を挙げることができる。

（発明の効果） 以上の説明から明らかなように本発明によれば、９ 低耐圧であって静電容量が小さく、しかもザージ電流耐
量のばらつきの少ないデジタル信号を扱う集積回路のサ
ージ防護に好適する両方向サイリスタを提供できる。

【図面の簡単な説明】

第１図は従来素子の説明図、第２図は本発明の一実施例
の説明図、第３図，第４図は本発明の他の実施例の説明
図である。

Claims (1)

【特許請求の範囲】
1. Ｐ＿１Ｎ＿１ＰＮ＿２Ｐ＿２（Ｎ＿１Ｐ＿１ＮＰ＿２Ｎ
   ＿２）の５層よりなり、表面に露呈したＮ＿１（Ｐ＿１
   ）及びＰ＿１（Ｎ＿１）層が前記Ｐ＿１、Ｐ＿２層とそ
   れぞれ短絡されて各々一つの電極をなす両方向サイリス
   タにおいて、その耐圧がパンチスルーによって定まる領
   域を設けたことを特徴とする両方向サイリスタ。