JPH03219631A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03219631A JPH03219631A JP1410890A JP1410890A JPH03219631A JP H03219631 A JPH03219631 A JP H03219631A JP 1410890 A JP1410890 A JP 1410890A JP 1410890 A JP1410890 A JP 1410890A JP H03219631 A JPH03219631 A JP H03219631A
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- etching
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000005530 etching Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は、半導体装置の製造方法、特に絶ａｌｌＩにテ
ーパーを付けるエツチング方法に関するものである。 ［発明の概要１ 本発明は、絶縁膜のエツチング方法において、絶！１ｌ
ｌｌ上にレジストで、レジストと半導体主表面との接触
角が９０度以下のパターンを形成し、絶ｔｔｔ＋ｉとレ
ジストの選択比が３以下のエツチングにより、絶縁膜を
途中までエツチングし、その後、ウェットエツチングに
より、絶縁膜を最終までエツチングする工程とすること
により、テーパーの付いたエツチングホール（以下コン
タクトと称す）を形成し、さらには、その後に形成され
る例えば配線電極のコンタクト部分でのつき回りをよく
するものである。 ［従来の技術ｌ 従来のコンタクト部分の形成方法としては１例えば絶縁
膜をドライエツチングで行なった場合、第２図のように
、コンタクト部分にテーパーはつかず、その後に配線さ
れる配線電極の配線部分のつき回りも、余りよくなかっ
た。 〔発明が解決しようとする課題ｌ 従来のコンタクト部分の配線電極のつき回りは余りよく
なく、これを改善するために例えば、第３図のようにＢ
ＰＳＧを用いたりフロー技術が用いられたりしている。 ただし、仮にリフロー技術を用いてもコンタクト上部の
角度（３０４）は改善されるものの、半導体表面との接
触角（３０５）は余り改善されず、結果として配線電極
のつき回りはよくならない、そこで本発明はこのような
課題を解決するもので、その目的とする所は。 コンタクト部分にテーパーを付けることにより、結果と
して配線電極のつき回りの良いコンタクト部分のエツチ
ングの形成方法を提供する所にある。 ［課題を解決するための手段］ 本発明の半導体装置の形成方法は、絶縁謹上にレジスト
で、レジストと半導体主表面との接触角が９０度以下の
所定のパターンを形成する工程と、絶縁膜とレジストの
選択比が小さいエツチングにより、絶ａ＋＋＊を途中ま
でエツチングする工程と、その後、ウェットエツチング
により、絶縁膜な最終までエツチングする工程としたこ
とを特徴とする。
ーパーを付けるエツチング方法に関するものである。 ［発明の概要１ 本発明は、絶縁膜のエツチング方法において、絶！１ｌ
ｌｌ上にレジストで、レジストと半導体主表面との接触
角が９０度以下のパターンを形成し、絶ｔｔｔ＋ｉとレ
ジストの選択比が３以下のエツチングにより、絶縁膜を
途中までエツチングし、その後、ウェットエツチングに
より、絶縁膜を最終までエツチングする工程とすること
により、テーパーの付いたエツチングホール（以下コン
タクトと称す）を形成し、さらには、その後に形成され
る例えば配線電極のコンタクト部分でのつき回りをよく
するものである。 ［従来の技術ｌ 従来のコンタクト部分の形成方法としては１例えば絶縁
膜をドライエツチングで行なった場合、第２図のように
、コンタクト部分にテーパーはつかず、その後に配線さ
れる配線電極の配線部分のつき回りも、余りよくなかっ
た。 〔発明が解決しようとする課題ｌ 従来のコンタクト部分の配線電極のつき回りは余りよく
なく、これを改善するために例えば、第３図のようにＢ
ＰＳＧを用いたりフロー技術が用いられたりしている。 ただし、仮にリフロー技術を用いてもコンタクト上部の
角度（３０４）は改善されるものの、半導体表面との接
触角（３０５）は余り改善されず、結果として配線電極
のつき回りはよくならない、そこで本発明はこのような
課題を解決するもので、その目的とする所は。 コンタクト部分にテーパーを付けることにより、結果と
して配線電極のつき回りの良いコンタクト部分のエツチ
ングの形成方法を提供する所にある。 ［課題を解決するための手段］ 本発明の半導体装置の形成方法は、絶縁謹上にレジスト
で、レジストと半導体主表面との接触角が９０度以下の
所定のパターンを形成する工程と、絶縁膜とレジストの
選択比が小さいエツチングにより、絶ａ＋＋＊を途中ま
でエツチングする工程と、その後、ウェットエツチング
により、絶縁膜な最終までエツチングする工程としたこ
とを特徴とする。
第１図は１本発明の半導体装置の一実施例に於ける主要
工程図である。以下、第１図に従い１本発明の半導体装
置の製造方法を説明する。 （第１図（ａ））（１０１）は基板となる例えばＳｉ基
板である。（１０２）は基板の主表面上に形成された絶
縁膜であり１例えば５ｉ０２を例えば５０００Ａ形成す
る。（１０３）はレジストであり、（１０２）の上に例
えば１００００Ａの厚さで形成する。そしてその形状は
（１０２）との接触角を小さくするために、パターンを
形成後、熱（例えば１５０℃、３０分）を加える。 （第１図（ｂ））次に絶ｎｌＩとレジストとの選択比（
＝絶縁膜のエツチング速度／レジストのエツチング速度
）の小さなエツチング、例えばスパッタエツチングなど
で、エツチングを行なう０選択比が小さいため、レジス
トの形状がそのまま、絶ｉｉｌ！Ｉのエツチング形状と
な−る。ただし、逆にいってＳｉ基板上でエツチングが
終了したのが確認出来ないため、本発明では、絶縁膜の
途中までエツチングする。 （第１図（Ｃ））次に例えば）ＩＦとＮＨ４Ｆの混酸で
、ウェットエツチングを行なう、ウェットエツチングは
等方的なエツチングであるため、スパッタエツチングで
のテーパーの付いた形状はそのまま保持され、かつエツ
チングはＳｉ表面でストップする。 このようにして、テーパーのついたコンタクト部分のエ
ツチング形状を得る。 また、エツチングの形状はレジストのパターン形状によ
るため、レジストのパターン形状をコントロールするこ
とにより任意のエツチング形状が選られる。 【発明の効果Ｊ 以上述べてきた様に、本発明によれば、半導体装置の製
造方法において、絶縁謹上にレジストで、レジストと半
導体主表面との接触角が９０度以下の所定のパターンを
形成する工程と、絶縁膜とレジストの選択比が３以下の
エツチングにより、前記絶ｎ、ｌ１１を途中までエツチ
ングする工程と、その後、ウェットエツチングにより、
絶縁膜を最終までエツチングする工程とを強誘電体膜を
形成する工程としたため、テーパーの付いたエツチング
が可能となり、さらには、その後１こ形成される配線電
極のコンタクト部分での、つき回りがよ（なるという効
果を有する。
工程図である。以下、第１図に従い１本発明の半導体装
置の製造方法を説明する。 （第１図（ａ））（１０１）は基板となる例えばＳｉ基
板である。（１０２）は基板の主表面上に形成された絶
縁膜であり１例えば５ｉ０２を例えば５０００Ａ形成す
る。（１０３）はレジストであり、（１０２）の上に例
えば１００００Ａの厚さで形成する。そしてその形状は
（１０２）との接触角を小さくするために、パターンを
形成後、熱（例えば１５０℃、３０分）を加える。 （第１図（ｂ））次に絶ｎｌＩとレジストとの選択比（
＝絶縁膜のエツチング速度／レジストのエツチング速度
）の小さなエツチング、例えばスパッタエツチングなど
で、エツチングを行なう０選択比が小さいため、レジス
トの形状がそのまま、絶ｉｉｌ！Ｉのエツチング形状と
な−る。ただし、逆にいってＳｉ基板上でエツチングが
終了したのが確認出来ないため、本発明では、絶縁膜の
途中までエツチングする。 （第１図（Ｃ））次に例えば）ＩＦとＮＨ４Ｆの混酸で
、ウェットエツチングを行なう、ウェットエツチングは
等方的なエツチングであるため、スパッタエツチングで
のテーパーの付いた形状はそのまま保持され、かつエツ
チングはＳｉ表面でストップする。 このようにして、テーパーのついたコンタクト部分のエ
ツチング形状を得る。 また、エツチングの形状はレジストのパターン形状によ
るため、レジストのパターン形状をコントロールするこ
とにより任意のエツチング形状が選られる。 【発明の効果Ｊ 以上述べてきた様に、本発明によれば、半導体装置の製
造方法において、絶縁謹上にレジストで、レジストと半
導体主表面との接触角が９０度以下の所定のパターンを
形成する工程と、絶縁膜とレジストの選択比が３以下の
エツチングにより、前記絶ｎ、ｌ１１を途中までエツチ
ングする工程と、その後、ウェットエツチングにより、
絶縁膜を最終までエツチングする工程とを強誘電体膜を
形成する工程としたため、テーパーの付いたエツチング
が可能となり、さらには、その後１こ形成される配線電
極のコンタクト部分での、つき回りがよ（なるという効
果を有する。
第１図（ａ）〜（ｃ）は本発明の半導体装置の製造方法
の主要工程図であり、第２図、第３図は従来のコンタク
ト部分の断面図である。 （１０１） ・ ・ ・ ・ ・ （１０２） ・ ・ ・ ・ ・ （１０３） ・ ・ ・ ・ ・ （２０３） （３０３） （３０４） ・ ・ ・ ・ ・ ・Ｓｉ基板 ・絶縁膜 ・レジスト ・配線電極 ・コンタクト上部の角度 （３０５） コンタクトの半導体表 面との接触角 以 上
の主要工程図であり、第２図、第３図は従来のコンタク
ト部分の断面図である。 （１０１） ・ ・ ・ ・ ・ （１０２） ・ ・ ・ ・ ・ （１０３） ・ ・ ・ ・ ・ （２０３） （３０３） （３０４） ・ ・ ・ ・ ・ ・Ｓｉ基板 ・絶縁膜 ・レジスト ・配線電極 ・コンタクト上部の角度 （３０５） コンタクトの半導体表 面との接触角 以 上
Claims (1)
- （１）絶縁績を半導体主表面上に形成する工程と、前記
絶縁膜上にレジストで、レジストと半導体主表面との接
触角が９０度以下の所定のパターンを形成する工程と、 前記絶縁績とレジストの選択比が３以下のエッチングに
より、前記絶縁績を途中までエッチングする工程と、そ
の後、ウェットエッチングにより、前記絶縁膜を最終ま
でエッチングする工程とを 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1410890A JPH03219631A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1410890A JPH03219631A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219631A true JPH03219631A (ja) | 1991-09-27 |
Family
ID=11851925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1410890A Pending JPH03219631A (ja) | 1990-01-24 | 1990-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593179B2 (en) * | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
-
1990
- 1990-01-24 JP JP1410890A patent/JPH03219631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593179B2 (en) * | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
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