JPH0322903Y2 - - Google Patents
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- Publication number
- JPH0322903Y2 JPH0322903Y2 JP1985125538U JP12553885U JPH0322903Y2 JP H0322903 Y2 JPH0322903 Y2 JP H0322903Y2 JP 1985125538 U JP1985125538 U JP 1985125538U JP 12553885 U JP12553885 U JP 12553885U JP H0322903 Y2 JPH0322903 Y2 JP H0322903Y2
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- Expired
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- 239000002184 metal Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【考案の詳細な説明】
〔産業用の利用分野〕
本考案は半導体プロセスに用いる目合わせマー
クに関するものである。
クに関するものである。
近年AlGaAs/GaAsなどのヘテロ接合を応用
した半導体デバイスの研究開発がさかんに行われ
ている。この中で特にヘテロ接合バイポーラトラ
ンジスタは、電流増幅率電流駆動能力、共に他の
デバイスに比べて優れた潜在能を持つており注目
されている。
した半導体デバイスの研究開発がさかんに行われ
ている。この中で特にヘテロ接合バイポーラトラ
ンジスタは、電流増幅率電流駆動能力、共に他の
デバイスに比べて優れた潜在能を持つており注目
されている。
このヘテロ接合バイポーラトランジスタの素子
間分離には、通常H+あるいはB+のイオン注入が
行われている。H+あるいはB+の注入層は高抵抗
層となるためメサ段を形成しなくても素子間分離
が実現できるためである。ヘテロ接合バイポーラ
トランジスタの場合、ドーピングされた半導体層
の厚さは1.5μm程度あるため、素子分離用イオン
注入は高加速電圧(200kev〜400kev)で行う必
要がある。このとき素子部にはイオン注入されな
いように、マスクを形成する必要がある。通常は
このマスクの材質にはAuが用いられている。こ
のAuの厚さは厚ければ厚い程注入イオンに対す
る阻止能が大きく好ましい。しかしながらこのマ
スクは所望の位置に形成しなければならないた
め、目合わせをして形成する必要がある。
間分離には、通常H+あるいはB+のイオン注入が
行われている。H+あるいはB+の注入層は高抵抗
層となるためメサ段を形成しなくても素子間分離
が実現できるためである。ヘテロ接合バイポーラ
トランジスタの場合、ドーピングされた半導体層
の厚さは1.5μm程度あるため、素子分離用イオン
注入は高加速電圧(200kev〜400kev)で行う必
要がある。このとき素子部にはイオン注入されな
いように、マスクを形成する必要がある。通常は
このマスクの材質にはAuが用いられている。こ
のAuの厚さは厚ければ厚い程注入イオンに対す
る阻止能が大きく好ましい。しかしながらこのマ
スクは所望の位置に形成しなければならないた
め、目合わせをして形成する必要がある。
目合わせによりマスクパターンを形成するには
リフトオフによる方法及び選択エツチングによる
方法の二通りがある。
リフトオフによる方法及び選択エツチングによる
方法の二通りがある。
第2図aはリフトオフ法による金属(Au)マ
スクパターン形成法を示したものであり、半導体
基板1上にPRマスク5を目合わせにより設けて
から金属(Au)3を全面に蒸着した状態を示し
たものである。
スクパターン形成法を示したものであり、半導体
基板1上にPRマスク5を目合わせにより設けて
から金属(Au)3を全面に蒸着した状態を示し
たものである。
第2図bはaの状態から余分な金属(Au)6
をPRマスク5を有機溶剤等で溶解すると同時に
剥離させ所望の位置のみに金属(Au)マスク7
を形成する方法を示したものである。
をPRマスク5を有機溶剤等で溶解すると同時に
剥離させ所望の位置のみに金属(Au)マスク7
を形成する方法を示したものである。
次にこのリフトオフ法の問題点について第2図
bにおいて説明する。この方法を用いた場合形成
できる金属(Au)マスク7の厚さには限度があ
り、最大でも5000Å〜8000Åの厚さしか得ること
ができない点である。その理由としては金属マス
ク7を選択的に形成する過程に使用するPRマス
ク5の設けられる厚さには限度がありリフトオフ
法で金属(Au)マスク7を選択的に形成する場
合、PRマスク5の厚さはPRマスクの端部が基板
に対して垂直であつたとしても設ける金属(Au)
マスク7の厚さよりも厚くなければならない。従
つてこのような方法では金属(Au)マスク7を
1〜2μm形成するにあたつて、リフトオフ法は
適用不可能となる。
bにおいて説明する。この方法を用いた場合形成
できる金属(Au)マスク7の厚さには限度があ
り、最大でも5000Å〜8000Åの厚さしか得ること
ができない点である。その理由としては金属マス
ク7を選択的に形成する過程に使用するPRマス
ク5の設けられる厚さには限度がありリフトオフ
法で金属(Au)マスク7を選択的に形成する場
合、PRマスク5の厚さはPRマスクの端部が基板
に対して垂直であつたとしても設ける金属(Au)
マスク7の厚さよりも厚くなければならない。従
つてこのような方法では金属(Au)マスク7を
1〜2μm形成するにあたつて、リフトオフ法は
適用不可能となる。
第3図はエツチング法による金属(Au)マス
クパターン形成法を示したものである。
クパターン形成法を示したものである。
まず最初に、金属(Au)3を半導体基板1上
全面に適厚蒸着してからPR工程で金属(Au)3
を透して目合わせを行いそれによつて形成される
PRパターン5をマスクとして余分な部分の金属
(Au)6をウエツトエツチング、あるいはドライ
エツチングによつて除去し、所望の位置に金属
(Au)マスク7を形成する方法である。
全面に適厚蒸着してからPR工程で金属(Au)3
を透して目合わせを行いそれによつて形成される
PRパターン5をマスクとして余分な部分の金属
(Au)6をウエツトエツチング、あるいはドライ
エツチングによつて除去し、所望の位置に金属
(Au)マスク7を形成する方法である。
次にエツチング法の問題点について説明する。
本プロセスにおいて、要する金属(Au)マスク
厚は1〜2μmである。第4図aは通常半導体プ
ロセスにおいて使用されている深さ1500Å〜2000
Åに堀り込まれた(ウエツトエツチングにより形
成)目合わせマーク2に金属(Au)3を1〜2μ
m蒸着した状態を示したものである。このように
従来の目合わせマーク2を用いた場合、金属
(Au)3を1〜2μm介して微細な目合わせを行う
ことは極めて困難な為、1μm以内の目合わせ精
度で所望の位置に1〜2μmを有する金属(Au)
マスクを形成することは不可能であつた。又、第
4図cのように目合わせマーク2を8000Å〜1μ
m程に極端に深く堀り込めばいいというものでも
なく、この場合、金属(Au)1〜2μmを介して
見た場合、目合わせマークの輪郭がぼやけて見え
る為、これもまた精度良く目合わせを行うのは非
常に困難といえる。
本プロセスにおいて、要する金属(Au)マスク
厚は1〜2μmである。第4図aは通常半導体プ
ロセスにおいて使用されている深さ1500Å〜2000
Åに堀り込まれた(ウエツトエツチングにより形
成)目合わせマーク2に金属(Au)3を1〜2μ
m蒸着した状態を示したものである。このように
従来の目合わせマーク2を用いた場合、金属
(Au)3を1〜2μm介して微細な目合わせを行う
ことは極めて困難な為、1μm以内の目合わせ精
度で所望の位置に1〜2μmを有する金属(Au)
マスクを形成することは不可能であつた。又、第
4図cのように目合わせマーク2を8000Å〜1μ
m程に極端に深く堀り込めばいいというものでも
なく、この場合、金属(Au)1〜2μmを介して
見た場合、目合わせマークの輪郭がぼやけて見え
る為、これもまた精度良く目合わせを行うのは非
常に困難といえる。
以上述べたように1μm以上の厚さを有する金
属(Au)マスクが形成できず問題であつた。
属(Au)マスクが形成できず問題であつた。
また、本考案の目的は、上記欠点を除去せし
め、1〜2μmの厚さの金属(Au)パターンをエ
ツチングによつて所望の位置に形成できる半導体
プロセス用目合わせマークを提供することにあ
る。
め、1〜2μmの厚さの金属(Au)パターンをエ
ツチングによつて所望の位置に形成できる半導体
プロセス用目合わせマークを提供することにあ
る。
半導体基板表面上に1μmから2μmの厚さの金
属パターンをウエツトエツチングあるいはドライ
エツチングによつて所望の位置に形成する工程に
おいて用いる目合わせマークを、前記半導体基板
表面にウエツトエツチングにより深さ5000ű
1000Åに堀り込まれたパターンから形成すること
を特徴とすることから構成される。
属パターンをウエツトエツチングあるいはドライ
エツチングによつて所望の位置に形成する工程に
おいて用いる目合わせマークを、前記半導体基板
表面にウエツトエツチングにより深さ5000ű
1000Åに堀り込まれたパターンから形成すること
を特徴とすることから構成される。
以下本考案の実施例について図面を参照して説
明する。
明する。
第4図bは考案の実施例を示した半導体プロセ
ス用目合わせマーク2に金属(Au)3を1〜2μ
m蒸着した断面図である。この図のように目合わ
せパターン2をウエツトエツチングによつて5000
ű1000Åの深さに堀り込むことにより金属
(Au)3を1〜2μmを透しても微細な目合わせが
可能となる。
ス用目合わせマーク2に金属(Au)3を1〜2μ
m蒸着した断面図である。この図のように目合わ
せパターン2をウエツトエツチングによつて5000
ű1000Åの深さに堀り込むことにより金属
(Au)3を1〜2μmを透しても微細な目合わせが
可能となる。
第1図aは上記の通り精度良好にPRパターニ
ングできたものである。次に第1図bのように、
ウエツトエツチングあるいはドライエツチングに
より余分な金属(Au)6を除去し、更にPRパタ
ーン5を取り除けば第1図cとなり、半導体基板
表面上1において所望の位置に正確に1〜2μm
を有する金属(Au)マスク3が形成できた状態
を示したものである。
ングできたものである。次に第1図bのように、
ウエツトエツチングあるいはドライエツチングに
より余分な金属(Au)6を除去し、更にPRパタ
ーン5を取り除けば第1図cとなり、半導体基板
表面上1において所望の位置に正確に1〜2μm
を有する金属(Au)マスク3が形成できた状態
を示したものである。
以上説明したように、本考案においては目合わ
せマークをウエツトエツチングにより5000ű
1000Åの深さに指定することにより、1〜2μm
の金属を通しても微細な目合わせが行えるため、
1〜2μmの金属パターンを所望の位置に形成で
きるため、ドーピングされた半導体層の厚さを
1.5μm以上にしても、素子間分離用イオ注用が行
える。このためヘテロ接合バイポーラトランジス
タなどの寄生抵抗低減ができ、高性能化が計れ
る。
せマークをウエツトエツチングにより5000ű
1000Åの深さに指定することにより、1〜2μm
の金属を通しても微細な目合わせが行えるため、
1〜2μmの金属パターンを所望の位置に形成で
きるため、ドーピングされた半導体層の厚さを
1.5μm以上にしても、素子間分離用イオ注用が行
える。このためヘテロ接合バイポーラトランジス
タなどの寄生抵抗低減ができ、高性能化が計れ
る。
第1図a,b,cは本考案の実施例を断面構造
を示したもので第2図a,b、第3図は従来の目
合わせパターンを使用した場合のイオン注入用マ
スク形成法を示したものである。第4図a,b,
cは、目合わせマーク部分の本考案の実施例(第
4図b)と従来例(第4図a,c)の比較を示し
た断面図である。 これらの図において1は半導体基板、2は目合
わせマーク、3は金属(Au)層、4は素子部、
5はPRマスクパターン、6は金属(Au)除去
部、7は金属(Au)マスク部である。
を示したもので第2図a,b、第3図は従来の目
合わせパターンを使用した場合のイオン注入用マ
スク形成法を示したものである。第4図a,b,
cは、目合わせマーク部分の本考案の実施例(第
4図b)と従来例(第4図a,c)の比較を示し
た断面図である。 これらの図において1は半導体基板、2は目合
わせマーク、3は金属(Au)層、4は素子部、
5はPRマスクパターン、6は金属(Au)除去
部、7は金属(Au)マスク部である。
Claims (1)
- 半導体基板表面上に1μmから2μmの厚さの金
属パターンをウエツトエツチングあるいはドライ
エツチングによつて所望の位置に形成する工程に
おいて用いる目合わせマークを、前記半導体基板
表面にウエツトエツチングにより深さ5000ű
1000Åに堀り込まれたパターンから形成すること
を特徴とする半導体プロセス用目合わせマーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985125538U JPH0322903Y2 (ja) | 1985-08-15 | 1985-08-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985125538U JPH0322903Y2 (ja) | 1985-08-15 | 1985-08-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234427U JPS6234427U (ja) | 1987-02-28 |
| JPH0322903Y2 true JPH0322903Y2 (ja) | 1991-05-20 |
Family
ID=31018519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985125538U Expired JPH0322903Y2 (ja) | 1985-08-15 | 1985-08-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322903Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817605B (zh) * | 2018-05-29 | 2025-02-28 | 苏州能讯高能半导体有限公司 | 半导体器件及其制备方法 |
-
1985
- 1985-08-15 JP JP1985125538U patent/JPH0322903Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234427U (ja) | 1987-02-28 |
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