JPH034043Y2 - - Google Patents

Description

【考案の詳細な説明】 ＜技術分野＞ この考案は、多入出力集積回路のようなチツプ
を封入するフラツト形パツケージに関するもので
あり、特に、多数の接続ピンを有するにも拘ら
ず、その実装面積の減少を図るようにした改良に
係わるものである。

＜従来技術＞ 一般に、半導体装置の入出力用パツド数は、半
導体装置の機能、用途等により定められ、一定し
ていない。これに対し、半導体装置の標準パツケ
ージはケースの寸法、接続ピン数、接続ピンの間
隔等が定められており、半導体装置を封入するパ
ツケージを選定する場合、半導体装置の入出力用
パツド数以上の接続ピンを有する標準パツケージ
を選び、選定された標準パツケージの接続ピン数
が入出力用パツド数よりも多い場合には、ボンデ
イング時に余分の接続ピンをNC（不接続）とし
て指定していた。

かかる標準パツケージの選定作業を、例えば、
32個の入出力用パツドを有するデイスプレイドラ
イバ用半導体装置を例にとつて説明すれば以下の
ようになる。まず、デユアルインライン形標準パ
ツケージ（以下DIP標準パツケージという）から
使用可能なものを選定すれば、第５図に図示され
ているDIP標準パツケージが使用可能であり、パ
ツケージ本体１１の平面形状は、長辺Ｄ１１，Ｄ
１２が53.1mm、短辺Ｅ１１，Ｅ１２が15.24mmの
寸法で規格化されており、両長辺Ｄ１１，Ｄ１２
に沿つてそれぞれ20本の接続ピンが突設されてい
る。

これに対し、クワツド形標準フラツトパツケー
ジから使用可能なものを選定する場合、第６図に
図示されている標準パツケージが使用可能であ
り、この標準パツケージの接続ピン１４の数は、
各辺D20にそれぞれ11本ずつ、合計44本であり、
第５図のDIP標準パツケージと同程度であるが、
各一辺Ｄ２０の法は14mmに規格化されているの
で、その実装面積は、DIP標準パツケージに比べ
て約４分の１になつている。

＜考案が解決しようとする問題点＞ 上記DIP標準パツケージから使用可能なパツケ
ージを選定すると、該パツケージをプリント基板
上に実装する際、実装が容易であり、また、パツ
ケージが実装されるプリント基板に配線を布設す
場合、パツケージ本体１１の下部（以下、実装占
有部という）にも配線を布設することができるの
で、プリント基板の全面を有効に利用できるもの
の、パツケージ本体１１が大きいため、１つのパ
ツケージがプリント基板に対して占有する面積
（以下、実装面積という）が大きく、多数のパツ
ケージをプリント基板に実装して電子装置を構成
する場合、電子装置が大型化するという問題点が
あつた。

一方、クワツド形標準フラツトパツケージから
使用可能なパツケージを選定した場合には、各パ
ツケージ本体１３の実装面積が小さく、多数のパ
ツケージをプリント基板に実装して電子装置を構
成しても、電子装置が大型化しないという利点を
有するものの、かかる規格化されたフラツトパツ
ケージにあつては、パツケージ本体１３の四辺に
沿つて接続ピン１４が突設され、しかも各接続ピ
ン１４の間隔が、極めて狭くなつているので、各
接続ピン１４からの布線に際してはDIP標準パツ
ケージのように実装占有部を利用することができ
ず、このため、回路基板を多層にして各層間をス
ルーホールを介して布線処理を図る必要があるこ
とから実装面積の減少という利点が多入出力の用
途に関しては十分生かされていないという難点が
あつた。

＜問題点を解決するための手段及び作用＞ 本考案は上記DIP標準パツケージ採用時の実装
面積の増加という問題点、およびクワツド形標準
フラツトパツケージ採用時の実装占有部の利用不
能という難点に鑑み、標準フラツトパツケージ本
体の少なくとも、１側面に突設されている接続ピ
ンを除去し、他の接続ピンを接続されたプリント
基板状の配線がパツケージ本体底面下から前記１
側面下を通り外部装置に接続可能なようにしたこ
とを要旨とする。

＜実施例＞ 次に、この考案の実施例を第１図〜第４図の図
面に基づいて説明すれば以下の通りである。

第１図ａ，ｂ，ｃは第１実施例を示すものであ
り、直方体状パツケージ本体１の形状を定める各
寸法に関してEIAJとして規格化された数値、即
ち長辺D01，D02が20.0mm、短辺E01，E02が14.0
mm、厚みｄが2.00mmにそれぞれ選定されている。
そして、接続ピン２は、パツケージ本体１の両長
辺D01，D02に沿つて24本ずつ該パツケージの底
面方向に突出して設けられている。

上記第１実施例に示すフラツトパツケージは、
既存のクワツド形標準パツケージにおいて、相対
する二辺Ｅ０１，Ｅ０２に沿つて該パツケージか
ら底面方向に突出して設けられた接続ピン２のす
べてを取り除くことで、そのうち一辺Ｅ０２の底
面下を配線の通過領域に形成し、そこを他の二辺
に突設された残りの接続ピン２に向うプリント基
板上の配線が通過可能な形態としたものである。

そして、パツケージ本体１の実装占有部は、そ
の面積が、第５図に示すDIP標準パツケージと比
較して、約３分の１となつている。

使用に際しては、第２図に示すように、接続ピ
ン２からの例えば出力線を実装占有部内に這わせ
るようにパツケージ本体底面下に布線して、その
端末Ｌ０に向う配線パターンを接続ピン２のない
一辺Ｅ０２を横切つて通過し、図外の外部装置に
向うように延在させる。なお、接続ピン２の一部
（第２図にて上方部）には、例えば、制御線とし
ての共通線Lcの、直線状の配線による接続が可
能であり、標準パツケージどうし間の接続の便宜
が図られている。

次に、第３図は、この考案の第２実施例を示す
ものであり、第１実施例に示す２つの短辺Ｅ０
１，Ｅ０２のうちの、一辺Ｅ０１に配設されるべ
き接続ピン２を配設しないで、そこの底面下を配
線の通過領域とする形態にしたもので、パツケー
ジ本体１の形状寸法に関しては第１実施例のそれ
と同様である。

使用に際しては、第４図に示すように第１実施
例と同様に、配線パターン３′を実装占有部内に
這はわせることができる。また、短辺Ｅ０１から
突設された接続ピン２には、例えば、制御線の数
が増えた場合、それに応じた数の共通線Lcの接
続が可能となつている。

＜効果＞ 上記のように、この考案によれば、既存の標準
フラツトパツケージの少なくとも一辺に配設され
るべき接続ピンを配設しない構成としたことによ
り、多入出力線の布線処理を許容するにも拘ら
ず、標準フラツトパツケージにおける実装占有部
の狭小という長所、及びDIP標準パツケージにお
ける実装占有部の配線パターン形成部としての利
用可能という長所を伴有し得るようになるので、
結果として、実装面積の減少を徹底できるという
優れた効果が奏される。

加えて、製造に際しては、既存の規格寸法をそ
のまま流用できるので、規格品として製造された
パツケージの一辺に配設された接続ピンを切断除
去するのみで足り、標準パツケージの製造設備、
例えば、金型などを流用でき、しかして、製造工
程や製造設備の付加が極めて軽徹となり、存幅な
コストアツプを回避できるという効果もある。

【図面の簡単な説明】

第１図〜第４図は、この考案の実施例を示すも
ので、第１図ａは、第１実施例の構成を示す平面
図、第１図ｂはその側面図、第１図ｃほそのもう
一つの側面図、第２図は、第１実施例の使用例を
説明するための配線パターン模式図、第３図ａ
は、第２実施例の構成を示す平面図、第３図ｂは
その側面図、第３図ｃはそのもう一つの側面図、
第４図は第２実施例の使用例を説明するための配
線パターン模式図である。第５図〜第６図は、従
来の標準パツケージの構成を示す図であり、第５
図はDIP標準パツケージの平面図、第６図はクワ
ツド型フラツトパツケージの平面図である。 １……パツケージ本体、２……接続ピン、３，
３′……配線パターン、Ｄ０１，Ｄ０２……長辺、
Ｅ０１，Ｅ０２……短辺。

Claims (1)

【実用新案登録請求の範囲】
1. 直方体状パツケージ本体の４側面の各々にプリ
   ント基板上の配線と接続される所定数の接続ピン
   が該パツケージの底面方向に突出して設けられた
   半導体装置の標準パツケージにおいて、パツケー
   ジ本体の２側面に設けられている接続ピンのすべ
   てを除去し、該パツケージ本体の該接続ピンの除
   去された１側面の底面下を残りの接続ピンに向う
   プリント基板上の配線の通過領域に形成したこと
   を特徴とする半導体装置のパツケージ。