JPS6050968A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6050968A JPS6050968A JP58157787A JP15778783A JPS6050968A JP S6050968 A JPS6050968 A JP S6050968A JP 58157787 A JP58157787 A JP 58157787A JP 15778783 A JP15778783 A JP 15778783A JP S6050968 A JPS6050968 A JP S6050968A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- region
- electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタに係り、特に高周波動
作に適するショットキバリアゲート型電界効果トランジ
スタの構造とその製造方法に関する。
作に適するショットキバリアゲート型電界効果トランジ
スタの構造とその製造方法に関する。
砒化ガリウム（ＧａＡｓ）半導体素子はシリコン半導体
素子に比し、て高速性に優れるので近年その研究、開発
が急速に進められている。特にＧａＡ ｓショットキバ
リアゲート型電界効果トラン’） スタ（（Ｌ＋ＡｓＭ
ＢＳ ＦＢＴ ）はマイクロ波素子として実用化が進ん
でおり、また、ＧａＡｓ１Ｃの主構成要素としても最も
重要な素子の一つである。
素子に比し、て高速性に優れるので近年その研究、開発
が急速に進められている。特にＧａＡ ｓショットキバ
リアゲート型電界効果トラン’） スタ（（Ｌ＋ＡｓＭ
ＢＳ ＦＢＴ ）はマイクロ波素子として実用化が進ん
でおり、また、ＧａＡｓ１Ｃの主構成要素としても最も
重要な素子の一つである。
上記ＧａＡｓ ＭＥＳ ＦＢＴの性能を改善するだめに
は、寄生的な抵抗、容量を極力低減させる必要がある。
は、寄生的な抵抗、容量を極力低減させる必要がある。
とりわけ、ソース・ゲート電極層のチャネル直列抵抗を
小さく抑えることが肝要である。
小さく抑えることが肝要である。
しかるに、０ａＡｓ ＭＥＳ ＦＥＴは例えば第１図に
示すように、半絶縁性ＧａＡｓ基板（１）上にイオン注
入法によってｎ型半導体層（２）を形成し、ついでソー
ス領域のｎ十注入層（３）とドレイン領域のｎ十注入層
（４）とを設け、ゲート電極（５）を両領域に挟まれて
いるｎ型半導体層（２）上に設けた構造になっている。
示すように、半絶縁性ＧａＡｓ基板（１）上にイオン注
入法によってｎ型半導体層（２）を形成し、ついでソー
ス領域のｎ十注入層（３）とドレイン領域のｎ十注入層
（４）とを設け、ゲート電極（５）を両領域に挟まれて
いるｎ型半導体層（２）上に設けた構造になっている。
前記両領域には夫々ソース電、極（６）、ドレイン電極
（７）が設けられている。斜上の構造では各フォトエツ
チング技術におけるマスク合わせのだめの誤差分を見込
まねばならないことや、フォトエツチング技術の限界の
ため、ソース・ゲート間の間隔をある程度大きくとる必
要がある。従って上述のように、ｎ型動作層（２）によ
る直列抵抗の低減が配しく、ゲート長のサブミクロン化
を図っても性能は期待する稚内上しない。
（７）が設けられている。斜上の構造では各フォトエツ
チング技術におけるマスク合わせのだめの誤差分を見込
まねばならないことや、フォトエツチング技術の限界の
ため、ソース・ゲート間の間隔をある程度大きくとる必
要がある。従って上述のように、ｎ型動作層（２）によ
る直列抵抗の低減が配しく、ゲート長のサブミクロン化
を図っても性能は期待する稚内上しない。
また、ソース電極（６）、ドレイン電極（７）は通常、
金−ゲルマニウム（Ａｕ −Ｇｅ ）合金系電極が用い
られるが、この電極の形成には必ずアロイと称される、
電極金属とＧａＡｓ結晶との合金化の過程を必要とする
。このアロイの過程で往々にして電極金属が不均一に反
応して島状の凝集（ボールアップ）を起し接触抵抗が十
分低下しない上に、表面が平滑な電極とはなシにくかっ
たため、このＭＥＳ ＦＥＴをいくつも用いる集積回路
（ＩＣ）形成の一つの妨げになっていた。
金−ゲルマニウム（Ａｕ −Ｇｅ ）合金系電極が用い
られるが、この電極の形成には必ずアロイと称される、
電極金属とＧａＡｓ結晶との合金化の過程を必要とする
。このアロイの過程で往々にして電極金属が不均一に反
応して島状の凝集（ボールアップ）を起し接触抵抗が十
分低下しない上に、表面が平滑な電極とはなシにくかっ
たため、このＭＥＳ ＦＥＴをいくつも用いる集積回路
（ＩＣ）形成の一つの妨げになっていた。
また、当然のこと力からショットキ接合となるゲート電
極とオーム性接触となるソース電極およびドレイン電極
に用いる金属は異なるｆ！類のものであった。
極とオーム性接触となるソース電極およびドレイン電極
に用いる金属は異なるｆ！類のものであった。
この発明は従来の製造方法の欠点を除去するもので、新
規なショットキバリアゲート電界効果トランジスタの製
造方法を提供することを目的とする。この発明によれば
、ゲート電極用金属層と、ソースおよびドレイン電極用
金属層が同一の構成の金属層で形成でき、かつ、同時に
形成できるので、製造工程を大幅に短卒することができ
る２、〔発明の概要〕 この発明にかかる電界効果トランジスタの製造方法は、
高比抵抗半導体基板の主面に能動層を形成する工程と、
前記能動層表面のソースおよびドレイン領域にゲルマニ
ウム薄膜を被着する工程と、ゲルマニウム薄膜を含む能
動層表面にスペーサ用絶縁膜を少くとも１層積層する工
程と、前記半導体基板をスペーサ用絶縁膜とともに熱処
理する工程と、前記スペーサ用絶縁膜に対しゲート領域
形成予定域に対応させて第１の開孔をまたソースおよび
ドレイン領域形成予定域に対応させて第２の開孔を順次
または同時に設ける工程と、前記スペーサ用絶縁膜の上
方から電極用金属層を少くとも１層液着し第１の開孔に
露出している能動層にゲート電極層をまた第２の開孔に
ソースおよびドレイン電極を同時に形成する工程と、所
望の領域外に被着された電極用金属層を除去する工程と
を具備することを特徴とするものであり、さらに、上記
スペーサ用絶縁膜の第１層はゲルマニウムに対しドナー
となる不純物が添加された絶縁膜である。
規なショットキバリアゲート電界効果トランジスタの製
造方法を提供することを目的とする。この発明によれば
、ゲート電極用金属層と、ソースおよびドレイン電極用
金属層が同一の構成の金属層で形成でき、かつ、同時に
形成できるので、製造工程を大幅に短卒することができ
る２、〔発明の概要〕 この発明にかかる電界効果トランジスタの製造方法は、
高比抵抗半導体基板の主面に能動層を形成する工程と、
前記能動層表面のソースおよびドレイン領域にゲルマニ
ウム薄膜を被着する工程と、ゲルマニウム薄膜を含む能
動層表面にスペーサ用絶縁膜を少くとも１層積層する工
程と、前記半導体基板をスペーサ用絶縁膜とともに熱処
理する工程と、前記スペーサ用絶縁膜に対しゲート領域
形成予定域に対応させて第１の開孔をまたソースおよび
ドレイン領域形成予定域に対応させて第２の開孔を順次
または同時に設ける工程と、前記スペーサ用絶縁膜の上
方から電極用金属層を少くとも１層液着し第１の開孔に
露出している能動層にゲート電極層をまた第２の開孔に
ソースおよびドレイン電極を同時に形成する工程と、所
望の領域外に被着された電極用金属層を除去する工程と
を具備することを特徴とするものであり、さらに、上記
スペーサ用絶縁膜の第１層はゲルマニウムに対しドナー
となる不純物が添加された絶縁膜である。
また、熱処理は例えばＡ、ｓを含む界囲気ガス中で行な
うものである。
うものである。
（発明の実施例〕
以下にこの発明を１実施例につき図面を参照して工程Ｉ
Ｌに説明する。
Ｌに説明する。
まず、半絶縁性ＧａＡｓ基板（Ｉｆ）に加速エネルギ１
００ｋｅＶでドーズ量３．５Ｘｉ（ｌｃｌｎのＳＬイオ
ン（８ｉ”）をＭＢＳ ＦＥＴ形成領域に選択的に注入
し、注入層（１２’）を形成する（第２図）。
００ｋｅＶでドーズ量３．５Ｘｉ（ｌｃｌｎのＳＬイオ
ン（８ｉ”）をＭＢＳ ＦＥＴ形成領域に選択的に注入
し、注入層（１２’）を形成する（第２図）。
次に、約３０００ Ｘ厚のＣＶＤ５ｉ０２膜θ３）と約
１μｍ厚のフォトレジスト膜Ｉを積層して形成しこれを
イオン遮蔽マスクとしてソース領域形成予定域（１５’
）とドレイン領域形成予定域（１６’）に選択的イオン
注入が施される。このイオン注入はＳｉ＋を加速エネル
ギ１２０ ｋｅＶでドーズ量２．５ Ｘ １０ ｃｍに
て、ついで２５０ ｋｅＶで２．５Ｘ１０ｃｒ＋＋ の
ように栴す多段注入で施される。ついで、イオン遮蔽マ
スクに用いたＣＶＤ５ｉｎ２膜０；３）と７オトレジス
ト膜（１４１の上方からゲルマニウム（Ｏｅ）（１７）
を約７００Ｘ厚に被着し、上記マスクの膜上にＧｅ膜（
１７’）を、ソース、ドレイン各領域形成予定域上にＧ
ｅ薄膜（１７）、 （１７）を形成する（第３図）。
１μｍ厚のフォトレジスト膜Ｉを積層して形成しこれを
イオン遮蔽マスクとしてソース領域形成予定域（１５’
）とドレイン領域形成予定域（１６’）に選択的イオン
注入が施される。このイオン注入はＳｉ＋を加速エネル
ギ１２０ ｋｅＶでドーズ量２．５ Ｘ １０ ｃｍに
て、ついで２５０ ｋｅＶで２．５Ｘ１０ｃｒ＋＋ の
ように栴す多段注入で施される。ついで、イオン遮蔽マ
スクに用いたＣＶＤ５ｉｎ２膜０；３）と７オトレジス
ト膜（１４１の上方からゲルマニウム（Ｏｅ）（１７）
を約７００Ｘ厚に被着し、上記マスクの膜上にＧｅ膜（
１７’）を、ソース、ドレイン各領域形成予定域上にＧ
ｅ薄膜（１７）、 （１７）を形成する（第３図）。
次に、上記マスク上のＧｅ膜（１７つをリフトオフ除去
し、さらにＣＶＤ Ｓ ｉ Ｏ２膜０りも除去する（第
４図）。
し、さらにＣＶＤ Ｓ ｉ Ｏ２膜０りも除去する（第
４図）。
次に、ひ素ドープ二酸化シリコン膜（Ａｓ ｓａｇ ）
（１→を約５０００ Ｘ厚に被着ＬＡｓを含んだＡｒガ
ス雰囲気中において８５０℃で１５分間のアニールを施
し、注入Ａ４（１２’）とソースおよびドレインの各領
域形成予定域のｎ＋注入層（１５’）、（１６’）を活
性化し、動作層θａとソース領域（１５１およびドレイ
ン領域（１４ｉ１を形成する（第５図）。
（１→を約５０００ Ｘ厚に被着ＬＡｓを含んだＡｒガ
ス雰囲気中において８５０℃で１５分間のアニールを施
し、注入Ａ４（１２’）とソースおよびドレインの各領
域形成予定域のｎ＋注入層（１５’）、（１６’）を活
性化し、動作層θａとソース領域（１５１およびドレイ
ン領域（１４ｉ１を形成する（第５図）。
なお、上記アニールは特許請求の範囲に称するところの
Ｇｅ薄膜形成後に施される熱処理を兼ねており、これに
よってＯｅとＧａＡｓが反応し、また、Ａｓ ＳＧ膜α
待からＧｅ薄膜中にもＡｓが高濃度にドープされる。
Ｇｅ薄膜形成後に施される熱処理を兼ねており、これに
よってＯｅとＧａＡｓが反応し、また、Ａｓ ＳＧ膜α
待からＧｅ薄膜中にもＡｓが高濃度にドープされる。
ついで、フォートレジスト膜ＯＩを被着し、ゲート、ソ
ース、ドレインのパターンが一体となって形成されてい
るマスクによって、ゲートがソースおよびドレインの各
領域に挟まれた所定の位置になるようにマスク合わせを
行ない、フォトエツチングによりゲート、ソース、ドレ
インに夫々対応する開孔を形成し、これらの開孔を通し
て下層のＡｓ５Ｇ膜をエツチングＩ、 、ＧａＡｓ面お
よびＧｅ面を露出させる（第６図）。
ース、ドレインのパターンが一体となって形成されてい
るマスクによって、ゲートがソースおよびドレインの各
領域に挟まれた所定の位置になるようにマスク合わせを
行ない、フォトエツチングによりゲート、ソース、ドレ
インに夫々対応する開孔を形成し、これらの開孔を通し
て下層のＡｓ５Ｇ膜をエツチングＩ、 、ＧａＡｓ面お
よびＧｅ面を露出させる（第６図）。
次に、チタン（Ｔｉ）金属層を約１０００久厚に、つい
でアルミニウム（Ａ−ｔ）金属層を＃ｒ ４００（１、
Ｘ厚に積層して被着し、ゲート電極形成予定域にチタン
金属層（２１ｇ）とアルミニウム金属層（２２ｇ）とか
らなるゲート電極（２３ｇ）と、まだ、ソース電極形成
予定域にチタン金属層（２１ｓ）とアルミニウム金属層
（２２ｓ）とからなるソース電極層（２３ｓ）と、さら
に、ドレイン電極形成予定域にチタン金属層（２１ｄ）
とアルミニウム金属層（２２，＋ ）とからなるドレイ
ン電極層（２３ｄ）が同時に形成される。オドレジスト
膜上に形成された電１極金属層は所望でないのでリット
オフ除去してＭＦ＋Ｓ ＦＩＴが完成する。
でアルミニウム（Ａ−ｔ）金属層を＃ｒ ４００（１、
Ｘ厚に積層して被着し、ゲート電極形成予定域にチタン
金属層（２１ｇ）とアルミニウム金属層（２２ｇ）とか
らなるゲート電極（２３ｇ）と、まだ、ソース電極形成
予定域にチタン金属層（２１ｓ）とアルミニウム金属層
（２２ｓ）とからなるソース電極層（２３ｓ）と、さら
に、ドレイン電極形成予定域にチタン金属層（２１ｄ）
とアルミニウム金属層（２２，＋ ）とからなるドレイ
ン電極層（２３ｄ）が同時に形成される。オドレジスト
膜上に形成された電１極金属層は所望でないのでリット
オフ除去してＭＦ＋Ｓ ＦＩＴが完成する。
なお、上記電極用金属層で動作層′＝ｉだはＧｅ薄膜に
直接接続する下層の金属層はチタンに限られるものでな
く、例えばＷ、Ｔａ等の高融点金属でもよい。
直接接続する下層の金属層はチタンに限られるものでな
く、例えばＷ、Ｔａ等の高融点金属でもよい。
また、上記実施例ではソースおよびドレイン領域にｎ１
層を設ける場合について説明したが、必ずしもｎ＋層を
必要とせず、とのｎ＋層がない構造においてもこの発明
の効果は少しも変わらない。
層を設ける場合について説明したが、必ずしもｎ＋層を
必要とせず、とのｎ＋層がない構造においてもこの発明
の効果は少しも変わらない。
さらに、上記実施例において、Ｇｅ薄膜上のスペーサ用
薄膜としてＡｓ ＳＧ膜を用い、後の熱処理の際にＧｅ
中にＡｓが導入されるように配慮したが、Ｇｅ薄膜上の
スペーサ用薄膜は必ずしもＧｅに対しドナーとなる不純
物を含む必要はない。しかし、高性能のトランジスタを
再現性よく得るには、Ｏｅを高濃度にドープし、ソース
、ドレイン領域との接触抵抗を低減させることが必要で
ある。従って上記実施例のように不純物が添加された薄
膜を用いることが望ましい。
薄膜としてＡｓ ＳＧ膜を用い、後の熱処理の際にＧｅ
中にＡｓが導入されるように配慮したが、Ｇｅ薄膜上の
スペーサ用薄膜は必ずしもＧｅに対しドナーとなる不純
物を含む必要はない。しかし、高性能のトランジスタを
再現性よく得るには、Ｏｅを高濃度にドープし、ソース
、ドレイン領域との接触抵抗を低減させることが必要で
ある。従って上記実施例のように不純物が添加された薄
膜を用いることが望ましい。
また、電極を形成するだめのリフトオフは、先に説明し
たようなスペーサ用絶縁膜を用いず、ホトレジストのみ
で行なってもよい。
たようなスペーサ用絶縁膜を用いず、ホトレジストのみ
で行なってもよい。
さらに、動作層（１２）を形成する手段としてはイオン
注入法に限らず、例えば気相成長法によるエピタキシャ
ル層を用いてもよく、この場合もＧｅ薄層の熱処理は上
記実施例と同じ条件でよい。
注入法に限らず、例えば気相成長法によるエピタキシャ
ル層を用いてもよく、この場合もＧｅ薄層の熱処理は上
記実施例と同じ条件でよい。
この発明によれば、ソース、ドレイン部のオーミック接
触電極と、ゲート部のショットキ接触ＶＡ７極とを同一
の金属で、しかも同時に形成できる上に、オーミック接
触形成のだめのアロイ工程を必要としないため、この工
程でしはしは発生していたＡｕ０ｅのボールアップもな
く、平滑な電極を有するＭＥＳ ＦＥＴが得られる。
触電極と、ゲート部のショットキ接触ＶＡ７極とを同一
の金属で、しかも同時に形成できる上に、オーミック接
触形成のだめのアロイ工程を必要としないため、この工
程でしはしは発生していたＡｕ０ｅのボールアップもな
く、平滑な電極を有するＭＥＳ ＦＥＴが得られる。
また、従来のＭＢＳ ＦＩ１３Ｔの製造工拐で要求され
るようなマスク合わせ精度も必要でないだめ、生産性向
上にも効果が顕著である利点もある。
るようなマスク合わせ精度も必要でないだめ、生産性向
上にも効果が顕著である利点もある。
第１図は従来のショットキバリアゲート型電界効果トラ
ンジスタの断面図、第２図ないし第７図はこの発明の１
実施例のショットキノ（リアゲート型電界効果トランジ
スタの製造方法を工８１１ｃ＋に示すいずれも断面図で
ある。 １１・・・・・半絶縁性ＧａＡｓ基板 １２・・・・・動作層（１２′注入層）１３・・・・・
ｃｖｎ ｓｈｏ、膜 １５・・・・・ソース領域形成予定域 １６・・・・・ドレイ／領域形成予定域■７・・・・・
ＧｅＲ膜 １８・・・・・Ａｓ５Ｇ膜 ２１ （２１ｇ、２１ｓ、２１ｄ）・・・・・チタン金
属層２２ （２２ｇ、２２ｓ、２２ｄ） ・−・アルミ
ニウム金属層２３ （２３ｇ、２３ｇ、２３ｄ）・・・
・・電極金ハ層１４．１９・・・・・フォトレジスト膜
代理人 弁理士 井 上 −男 第 １ 図 第２図 第 ４ 図 第 ５ 図 ／２ 第６図 ／１ 第 ７ 図
ンジスタの断面図、第２図ないし第７図はこの発明の１
実施例のショットキノ（リアゲート型電界効果トランジ
スタの製造方法を工８１１ｃ＋に示すいずれも断面図で
ある。 １１・・・・・半絶縁性ＧａＡｓ基板 １２・・・・・動作層（１２′注入層）１３・・・・・
ｃｖｎ ｓｈｏ、膜 １５・・・・・ソース領域形成予定域 １６・・・・・ドレイ／領域形成予定域■７・・・・・
ＧｅＲ膜 １８・・・・・Ａｓ５Ｇ膜 ２１ （２１ｇ、２１ｓ、２１ｄ）・・・・・チタン金
属層２２ （２２ｇ、２２ｓ、２２ｄ） ・−・アルミ
ニウム金属層２３ （２３ｇ、２３ｇ、２３ｄ）・・・
・・電極金ハ層１４．１９・・・・・フォトレジスト膜
代理人 弁理士 井 上 −男 第 １ 図 第２図 第 ４ 図 第 ５ 図 ／２ 第６図 ／１ 第 ７ 図
Claims (3)
- （１） 高比抵抗半導体基板の主面に能動層を形成する
工程と、前記能動層表面のソースおよびドレイン領域に
ゲルマニウム薄膜を被着する工程と、ゲルマニウム薄膜
を含む能動層表面にスペーサ用絶縁膜を少なくとも１層
積層する工程と、前記半導体基板をスペーサ用絶縁膜と
ともに熱処理する工程と、前記スペーサ用絶縁膜に対し
ゲート領域形成予定域に対応させて第１の開孔をまたソ
ースおよびドレイン領域形成予定域に対応させて第２の
開孔を順次または同時に設ける工程と、前記スペーサ用
絶縁膜の上方から電極用金属層を少くとも１層積着し第
１の開孔に露出している能動層にゲート電極層をまた第
２の開孔にソースおよびドレイン電極を同時に形成する
工程と、所望の領域外に被着された電極用金属層を除去
する工程とを具備することを特徴とする電界効果トラン
ジスタの製造方法。 - （２）スペーサ用絶縁膜の第１層はゲルマニウムに対し
ドナーとなる不純物が添加された絶縁膜であることを特
徴とする特許請求の範囲第１項記載の電界効果トランジ
スタの製造方法。 - （３）熱処理はＡｓを含む雰囲気ガス中で行なうことを
特徴とする特許請求の範囲第１項記載の電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157787A JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157787A JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050968A true JPS6050968A (ja) | 1985-03-22 |
| JPH0436459B2 JPH0436459B2 (ja) | 1992-06-16 |
Family
ID=15657281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157787A Granted JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050968A (ja) |
-
1983
- 1983-08-31 JP JP58157787A patent/JPS6050968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436459B2 (ja) | 1992-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS63248136A (ja) | 半導体装置 | |
| JPS6050968A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0434824B2 (ja) | ||
| JPS616871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6050967A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6050965A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS62150888A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58103175A (ja) | 半導体装置およびその製造方法 | |
| JPS5893290A (ja) | シヨツトキバリア電界効果トランジスタの製造方法 | |
| JPS6276780A (ja) | 半導体装置の製造方法 | |
| JPS62156877A (ja) | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 | |
| JPS61176162A (ja) | 電界効果半導体装置とその製造方法 | |
| JPS59172776A (ja) | 半導体装置の製造方法 | |
| JPS59193070A (ja) | シヨツトキゲ−ト電界効果トランジスタの製造方法 | |
| JPH02211622A (ja) | 半導体装置及びその製造方法 | |
| JPS59113671A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6272175A (ja) | 半導体装置の製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPH01158778A (ja) | 半導体装置の製造方法 | |
| JP2003163225A (ja) | 半導体装置およびその製造方法 | |
| JPH0439772B2 (ja) | ||
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6292478A (ja) | 半導体装置の製造方法 |