JPH0441374Y2 - - Google Patents
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- Publication number
- JPH0441374Y2 JPH0441374Y2 JP12185887U JP12185887U JPH0441374Y2 JP H0441374 Y2 JPH0441374 Y2 JP H0441374Y2 JP 12185887 U JP12185887 U JP 12185887U JP 12185887 U JP12185887 U JP 12185887U JP H0441374 Y2 JPH0441374 Y2 JP H0441374Y2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- channel mos
- oscillation circuit
- transmission gate
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Microcomputers (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、マイクロコンピユータ等に内蔵され
た発振形式の異なる発振回路を切換える発振形式
切換回路に関する。
た発振形式の異なる発振回路を切換える発振形式
切換回路に関する。
(ロ) 従来の技術
一般に４ビツトあるいは８ビツト等のワンチツ
プマイクロコンピユータに於いては、システムの
動作を制御するシステムクロツクを作成するため
に発振回路が内蔵されている。最近では、マイク
ロコンピユータの使用目的に合わせて、発振形式
が選択できるように、発振形式の異なる複数の発
振回路を内蔵し、制御信号によつて発振回路を切
換えられるものがある。
プマイクロコンピユータに於いては、システムの
動作を制御するシステムクロツクを作成するため
に発振回路が内蔵されている。最近では、マイク
ロコンピユータの使用目的に合わせて、発振形式
が選択できるように、発振形式の異なる複数の発
振回路を内蔵し、制御信号によつて発振回路を切
換えられるものがある。
第２図は、従来の発振形式切換回路を示す回路
図である。１はRC発振回路であり、シユミツト
インバータ２、制御信号OSC CONTが印加され
たNORゲート３、Ｃ−MOSで構成されたインバ
ータ４で構成され、シユミツトインバータ２の入
力は外部端子５に接続され、インバータ４の出力
と外部端子６の間に制御信号RC／CFで制御され
るトランスミツシヨンゲート７が接続される。８
はセラミツク発振回路であり、制御信号OSC
CONTが印加されたＣ−MOS構成のNANDゲー
ト９と外部端子５と６の間に接続され制御信号
RC／CFで制御されるトランスミツシヨンゲート
１０から構成され、NANDゲート９の一方の入
力は外部端子５に接続され、NANDゲート９の
出力と外部端子６との間には制御信号RC／CFで
制御されるトランスミツシヨンゲート１１が接続
される。このセラミツク発振回路８のトランスミ
ツシヨンゲート１０は、セラミツク発振回路８が
選択された場合の帰還抵抗として作用する。
図である。１はRC発振回路であり、シユミツト
インバータ２、制御信号OSC CONTが印加され
たNORゲート３、Ｃ−MOSで構成されたインバ
ータ４で構成され、シユミツトインバータ２の入
力は外部端子５に接続され、インバータ４の出力
と外部端子６の間に制御信号RC／CFで制御され
るトランスミツシヨンゲート７が接続される。８
はセラミツク発振回路であり、制御信号OSC
CONTが印加されたＣ−MOS構成のNANDゲー
ト９と外部端子５と６の間に接続され制御信号
RC／CFで制御されるトランスミツシヨンゲート
１０から構成され、NANDゲート９の一方の入
力は外部端子５に接続され、NANDゲート９の
出力と外部端子６との間には制御信号RC／CFで
制御されるトランスミツシヨンゲート１１が接続
される。このセラミツク発振回路８のトランスミ
ツシヨンゲート１０は、セラミツク発振回路８が
選択された場合の帰還抵抗として作用する。
制御信号OSC CONTは、RC発振回路１及び
セラミツク発振回路８の発振開始及び停止を制御
するものであり、ホールト命令が実行されたとき
“１”となつて発振を停止させ、ホールト状態が
解除されたき“０”となつて発振を開始させる。
セラミツク発振回路８の発振開始及び停止を制御
するものであり、ホールト命令が実行されたとき
“１”となつて発振を停止させ、ホールト状態が
解除されたき“０”となつて発振を開始させる。
制御信号RC／CFは、RC発振回路１とセラミ
ツク発振回路８を選択するものであり、制御信号
RC／CFが“１”のときにはトランスミツシヨン
ゲート７のみがオンとなつてRC発振回路１が選
択され、制御信号RC／CFが“０”のときにはト
ランスミツシヨンゲート１１のみがオンとなつて
セラミツク発振回路８が選択される。RC発振回
路１は、発振周波数の安定性に劣るが、発振開始
直後に十分な発振出力が得られるために、ホール
ト状態を解除した直後からマイクロコンピユータ
を動作させたい場合に用いられ、このときには、
外部端子５，６間に抵抗及びコンデンサを接続す
る。一方、セラミツク発振回路８は、発振開始か
ら発振が安定するまである程度の時間を必要とす
るが、発振周波数が安定で高い発振周波数が得ら
れるため、高速でマイクロコンピユータを動作さ
せる場合に用いられ、このときには、外部端子
５，６にセラミツク振動子とコンデンサを接続す
る。
ツク発振回路８を選択するものであり、制御信号
RC／CFが“１”のときにはトランスミツシヨン
ゲート７のみがオンとなつてRC発振回路１が選
択され、制御信号RC／CFが“０”のときにはト
ランスミツシヨンゲート１１のみがオンとなつて
セラミツク発振回路８が選択される。RC発振回
路１は、発振周波数の安定性に劣るが、発振開始
直後に十分な発振出力が得られるために、ホール
ト状態を解除した直後からマイクロコンピユータ
を動作させたい場合に用いられ、このときには、
外部端子５，６間に抵抗及びコンデンサを接続す
る。一方、セラミツク発振回路８は、発振開始か
ら発振が安定するまである程度の時間を必要とす
るが、発振周波数が安定で高い発振周波数が得ら
れるため、高速でマイクロコンピユータを動作さ
せる場合に用いられ、このときには、外部端子
５，６にセラミツク振動子とコンデンサを接続す
る。
第２図に示された発振回路は、昭和61年12月25
日にCQ出版（株）より発行された「’87三洋半
導体データブツク、マイクロコンピユータ、メモ
リ、ゲートアレイ編」の第237頁に記載されてい
る。
日にCQ出版（株）より発行された「’87三洋半
導体データブツク、マイクロコンピユータ、メモ
リ、ゲートアレイ編」の第237頁に記載されてい
る。
(ハ) 考案が解決しようとする問題点
第２図に示されたRC発振回路１とセラミツク
発振回路８を構成するシユミツトインバータ２、
NANDゲート３、インバータ４及びNANDゲー
ト９に於いて、発振の持続によりその入力電圧が
電源電圧VDDと接地電圧VSSの中間電位を横切る
とき、各素子に貫通電流が流れる。従つて、発振
周波が高くなればなるほど消費電流が増すため、
発振回路における消費電流をできる限り減少する
ことを考えなければならない。
発振回路８を構成するシユミツトインバータ２、
NANDゲート３、インバータ４及びNANDゲー
ト９に於いて、発振の持続によりその入力電圧が
電源電圧VDDと接地電圧VSSの中間電位を横切る
とき、各素子に貫通電流が流れる。従つて、発振
周波が高くなればなるほど消費電流が増すため、
発振回路における消費電流をできる限り減少する
ことを考えなければならない。
(ニ) 問題点を解決するための手段
本考案は上述した点に鑑みて創作されたもので
あり、複数の発振回路の出力段を構成するＰチヤ
ンネルMOSとＮチヤンネルMOSの接続点を分離
すると共に、発振回路を選択するトランスミツシ
ヨンゲートを構成するＰチヤンネルMOSとＮチ
ヤンネルMOSの一方の接続点を分離し、各々の
ＰチヤンネルMOS同志及び各々のＮチヤンネル
MOS同志を直列接続することにより、各発振回
路の出力段に流れる貫通電流を減少するものであ
る。
あり、複数の発振回路の出力段を構成するＰチヤ
ンネルMOSとＮチヤンネルMOSの接続点を分離
すると共に、発振回路を選択するトランスミツシ
ヨンゲートを構成するＰチヤンネルMOSとＮチ
ヤンネルMOSの一方の接続点を分離し、各々の
ＰチヤンネルMOS同志及び各々のＮチヤンネル
MOS同志を直列接続することにより、各発振回
路の出力段に流れる貫通電流を減少するものであ
る。
(ホ) 作用
上述の手段によれば、各発振回路の出力段を構
成するＰチヤンネルMOSとＮチヤンネルMOSに
流れる貫通電流は、発振回路を選択するトランス
ミツシヨンゲートのＰチヤンネルMOSとＮチヤ
ンネルMOSを介して流れるため、トランスミツ
シヨンゲートのＰチヤンネルMOSとＮチヤンネ
ルMOSのオン抵抗により貫通電流が減少する。
成するＰチヤンネルMOSとＮチヤンネルMOSに
流れる貫通電流は、発振回路を選択するトランス
ミツシヨンゲートのＰチヤンネルMOSとＮチヤ
ンネルMOSを介して流れるため、トランスミツ
シヨンゲートのＰチヤンネルMOSとＮチヤンネ
ルMOSのオン抵抗により貫通電流が減少する。
(ヘ) 実施例
第１図は本考案の実施例を示す回路図であり、
マイクロコンピユータに内蔵される発振形式切換
回路の例である。RC発振回路１２は、第１図と
同様に、シユミツトインバータ１３、制御信号
OSC CONTが印加されたNORゲート１４、Ｃ
−MOSで構成されたインバータ１５で構成され、
セラミツク発振回路１６も第１図と同様に、Ｃ−
MOSで構成されたNANDゲート１７と、外部端
子１８，１９間に接続され帰還抵抗となるトラン
スミツシヨンゲート２０から構成される。RC発
振回路１２及びセラミツク発振回路１６の各出力
と外部端子１９の間には、制御信号RC／CFで制
御されるトランスミツシヨンゲート２１，２２が
設けられるが、本考案の特徴は、RC発振回路１
２及びセラミツク発振回路１６の出力とトランス
ミツシヨンゲート２１，２２の接続にある。
マイクロコンピユータに内蔵される発振形式切換
回路の例である。RC発振回路１２は、第１図と
同様に、シユミツトインバータ１３、制御信号
OSC CONTが印加されたNORゲート１４、Ｃ
−MOSで構成されたインバータ１５で構成され、
セラミツク発振回路１６も第１図と同様に、Ｃ−
MOSで構成されたNANDゲート１７と、外部端
子１８，１９間に接続され帰還抵抗となるトラン
スミツシヨンゲート２０から構成される。RC発
振回路１２及びセラミツク発振回路１６の各出力
と外部端子１９の間には、制御信号RC／CFで制
御されるトランスミツシヨンゲート２１，２２が
設けられるが、本考案の特徴は、RC発振回路１
２及びセラミツク発振回路１６の出力とトランス
ミツシヨンゲート２１，２２の接続にある。
RC発振回路１２の出力段は、Ｐチヤンネル
MOS Q1とＮチヤンネルMOS Q2で構成される
が、各MOS Q1及びQ2のドレイン電極が互いに
接続されず、また、トランスミツシヨンゲート２
１のＰチヤンネルMOS Q3とＮチヤンネルMOS
Q4も外部端子１９側の電極は接続されるが反対
側の電極は接続されない。そして、Ｐチヤンネル
MOS Q1のドレインはトランスミツシヨンゲー
ト２１のＰチヤンネルMOS Q3の電極と接続さ
れ、ＮチヤンネルMOS Q2のドレインはトラン
スミツシヨンゲート２１のＮチヤンネルMOS
Q4の電極と接続される。
MOS Q1とＮチヤンネルMOS Q2で構成される
が、各MOS Q1及びQ2のドレイン電極が互いに
接続されず、また、トランスミツシヨンゲート２
１のＰチヤンネルMOS Q3とＮチヤンネルMOS
Q4も外部端子１９側の電極は接続されるが反対
側の電極は接続されない。そして、Ｐチヤンネル
MOS Q1のドレインはトランスミツシヨンゲー
ト２１のＰチヤンネルMOS Q3の電極と接続さ
れ、ＮチヤンネルMOS Q2のドレインはトラン
スミツシヨンゲート２１のＮチヤンネルMOS
Q4の電極と接続される。
また、セラミツク発振回路１６のNANDゲー
ト１７は並列接続されたＰチヤンネルMOS Q5
及びQ6と直列接続されたＮチヤンネルMOS Q7
及びQ8から構成されるが、ＰチヤンネルMOS
Q5及びQ6のドレインとＮチヤンネルMOS Q7の
ドレインとは接続されず、上記と同様に、Ｐチヤ
ンネルMOS Q5及びQ6のドレインはトランスミ
ツシヨンゲート２２のＰチヤンネルMOS Q9の
電極と接続され、ＮチヤンネルMOS Q7のドレ
インはトランスミツシヨンゲート２２のＭチヤン
ネルMOS Q10の電極と接続される。
ト１７は並列接続されたＰチヤンネルMOS Q5
及びQ6と直列接続されたＮチヤンネルMOS Q7
及びQ8から構成されるが、ＰチヤンネルMOS
Q5及びQ6のドレインとＮチヤンネルMOS Q7の
ドレインとは接続されず、上記と同様に、Ｐチヤ
ンネルMOS Q5及びQ6のドレインはトランスミ
ツシヨンゲート２２のＰチヤンネルMOS Q9の
電極と接続され、ＮチヤンネルMOS Q7のドレ
インはトランスミツシヨンゲート２２のＭチヤン
ネルMOS Q10の電極と接続される。
従つて、制御信号RC／CFが“１”となつて、
トランスミツシヨンゲート２１がオンした場合に
は、RC発振回路１２が選択されるが、出力段の
インバータ１５を流れる貫通電流は、トランスミ
ツシヨンゲート２１のＰチヤンネルMOS Q3と
ＮチヤンネルMOS Q4を介して矢印の如く流れ
るので、ＰチヤンネルMOS Q3とＮチヤンネル
MOS Q4のオン抵抗により、貫通電流が減少す
る。一方、制御信号RC／CFが“０”の場合に
は、トランスミツシヨンゲート２２がオンしてセ
ラミツク発振回路１６が選択されるが、NAND
ゲート１７を流れる貫通電流は、Ｐチヤンネル
MOS Q5からトランスミツシヨンゲート２２の
ＰチヤンネルMOS Q9とＮチヤンネルMOS Q10
を介して、ＮチヤンネルMOS Q7及びQ8に矢印
の如く流れるので、ＰチヤンネルMOS Q9とＮ
チヤンネルMOS Q10のオン抵抗により、貫通電
流が減少する。
トランスミツシヨンゲート２１がオンした場合に
は、RC発振回路１２が選択されるが、出力段の
インバータ１５を流れる貫通電流は、トランスミ
ツシヨンゲート２１のＰチヤンネルMOS Q3と
ＮチヤンネルMOS Q4を介して矢印の如く流れ
るので、ＰチヤンネルMOS Q3とＮチヤンネル
MOS Q4のオン抵抗により、貫通電流が減少す
る。一方、制御信号RC／CFが“０”の場合に
は、トランスミツシヨンゲート２２がオンしてセ
ラミツク発振回路１６が選択されるが、NAND
ゲート１７を流れる貫通電流は、Ｐチヤンネル
MOS Q5からトランスミツシヨンゲート２２の
ＰチヤンネルMOS Q9とＮチヤンネルMOS Q10
を介して、ＮチヤンネルMOS Q7及びQ8に矢印
の如く流れるので、ＰチヤンネルMOS Q9とＮ
チヤンネルMOS Q10のオン抵抗により、貫通電
流が減少する。
このように、RC発振回路１２及びセラミツク
発振回路１６の出力段に流れる貫通電流を、RC
発振回路１２とセラミツク発振回路１６を選択す
るトランスミツシヨンゲート２１，２２のＰチヤ
ンネルMOS及びＮチヤンネルMOSを介して流す
ことにより、貫通電流を減少しているのである。
発振回路１６の出力段に流れる貫通電流を、RC
発振回路１２とセラミツク発振回路１６を選択す
るトランスミツシヨンゲート２１，２２のＰチヤ
ンネルMOS及びＮチヤンネルMOSを介して流す
ことにより、貫通電流を減少しているのである。
(ト) 考案の効果
上述の如く本考案によれば、異なる発振形式を
選択できる発振回路に於る消費電流が減少し、マ
イクロコンピユータ等の低消費電力化に寄与する
ものである。
選択できる発振回路に於る消費電流が減少し、マ
イクロコンピユータ等の低消費電力化に寄与する
ものである。
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 １２……RC発振回路、１６……セラミツク発
振回路、２１，２２……トランスミツシヨンゲー
ト。
は従来例を示す回路図である。 １２……RC発振回路、１６……セラミツク発
振回路、２１，２２……トランスミツシヨンゲー
ト。
Claims (1)
- 発振素子が接続される２個の外部端子と、該外
部端子の一方に入力が接続された発振形式の異な
る複数の発振回路と、該発振回路の各々の出力と
前記外部端子の他方の間に設けられゲート電極に
切換制御信号が印加されるトランスミツシヨンゲ
ートとを備えた発振形式切換回路に於いて、前記
各発振回路の出力段を構成するＰチヤンネル
MOSとＮチヤンネルMOSの接続点を分離すると
共に前記トランスミツシヨンゲートを構成するＰ
チヤンネルMOSとＮチヤンネルMOSの一方の接
続点を分離し、各々のＰチヤンネル同志及び各々
のＮチヤンネル同志を接続することを特徴とする
発振形式切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12185887U JPH0441374Y2 (ja) | 1987-08-08 | 1987-08-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12185887U JPH0441374Y2 (ja) | 1987-08-08 | 1987-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6427723U JPS6427723U (ja) | 1989-02-17 |
| JPH0441374Y2 true JPH0441374Y2 (ja) | 1992-09-29 |
Family
ID=31369252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12185887U Expired JPH0441374Y2 (ja) | 1987-08-08 | 1987-08-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441374Y2 (ja) |
-
1987
- 1987-08-08 JP JP12185887U patent/JPH0441374Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6427723U (ja) | 1989-02-17 |
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