JPH0442970A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0442970A JPH0442970A JP2148998A JP14899890A JPH0442970A JP H0442970 A JPH0442970 A JP H0442970A JP 2148998 A JP2148998 A JP 2148998A JP 14899890 A JP14899890 A JP 14899890A JP H0442970 A JPH0442970 A JP H0442970A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高集積および積層構造が容易な半導体装！お
よびその製造方法に関するものである。
よびその製造方法に関するものである。
従来の技術
従来のＭＯ３型半導体装置は第５図（Ａ）に示すように
一導電型半導体基板４０にゲート酸化膜４１およびゲー
トを極４２を形成し、このゲート電極４２をマスクとし
て半導体基板４０に不純物イオンを注入し、ソース・ド
レイン４３．４４を形成した後、第５図ＩＢ）に示すよ
うに、全面に絶縁膜４５を形成し、さらに、選択的に開
孔部４６．４７．４８を形成し、配線層４９．５０．５
１を形成していた。
一導電型半導体基板４０にゲート酸化膜４１およびゲー
トを極４２を形成し、このゲート電極４２をマスクとし
て半導体基板４０に不純物イオンを注入し、ソース・ド
レイン４３．４４を形成した後、第５図ＩＢ）に示すよ
うに、全面に絶縁膜４５を形成し、さらに、選択的に開
孔部４６．４７．４８を形成し、配線層４９．５０．５
１を形成していた。
発明が解決しようとする課題
上述した従来のＭＯ３型半導体装置では、半導体基板面
に対して、垂直方向にゲート酸化膜４１、ゲート電極４
２、および配線層４９．５０．５１を形成するため、パ
ターン寸法の微細化に対して、膜厚も薄膜化しないと、
開孔部４６．４７．４８の縦と横の寸法比、いわゆるア
スペクト比が大きくなり、配線が断線しやすくなるとい
う欠点があった。また、ゲート電極や配線層の膜厚を薄
くすると抵抗が増加し、電気特性が劣化するという閉頭
があった。
に対して、垂直方向にゲート酸化膜４１、ゲート電極４
２、および配線層４９．５０．５１を形成するため、パ
ターン寸法の微細化に対して、膜厚も薄膜化しないと、
開孔部４６．４７．４８の縦と横の寸法比、いわゆるア
スペクト比が大きくなり、配線が断線しやすくなるとい
う欠点があった。また、ゲート電極や配線層の膜厚を薄
くすると抵抗が増加し、電気特性が劣化するという閉頭
があった。
本発明は上記問題を解決するもので、同一絶縁膜上に横
方向にゲート電極とソース・ドレイン領域およびチャネ
ル領域を形成して表面段差を少なくした半導体装置およ
びその製造方法を提供することを目的とするものである
。
方向にゲート電極とソース・ドレイン領域およびチャネ
ル領域を形成して表面段差を少なくした半導体装置およ
びその製造方法を提供することを目的とするものである
。
課題を解決するための手段
上記問題を解決するために、本発明の半導体装置は、半
導体基板上に形成した絶縁膜上に、半導体結晶膜パター
ンを形成し、この半導体結晶膜パターンにソース・ドレ
インおよびチャネル領域を形成し、前記半導体結晶膜パ
ターンの側壁部にゲート酸化膜を介し隣接するゲート電
極を前記絶縁膜上に形成したものである。
導体基板上に形成した絶縁膜上に、半導体結晶膜パター
ンを形成し、この半導体結晶膜パターンにソース・ドレ
インおよびチャネル領域を形成し、前記半導体結晶膜パ
ターンの側壁部にゲート酸化膜を介し隣接するゲート電
極を前記絶縁膜上に形成したものである。
また、本発明の半導体装置の製造方法は、一導電型半導
体基板上に絶縁膜を形成する工程と、その上に多結晶硅
素膜を形成し、この多結晶硅素膜に所定の第１のパター
ンを形成してゲート電極を形成する工程と、前記ゲート
電極の側壁部にゲート酸化膜を形成する工程と、前記絶
縁膜に選択的に開孔部を形成し、さらに全面に単結晶硅
素膜を形成する工程と、前記開孔部を含む単結晶硅素膜
に前記多結晶膜パターンに一部が接した所定の第２のパ
ターンを形成する工程と、前記単結晶硅素膜よりなる第
２のパターンに選択的に不純物層を形成し、ソース・ド
レインを形成する工程を有する構成にしたものである。
体基板上に絶縁膜を形成する工程と、その上に多結晶硅
素膜を形成し、この多結晶硅素膜に所定の第１のパター
ンを形成してゲート電極を形成する工程と、前記ゲート
電極の側壁部にゲート酸化膜を形成する工程と、前記絶
縁膜に選択的に開孔部を形成し、さらに全面に単結晶硅
素膜を形成する工程と、前記開孔部を含む単結晶硅素膜
に前記多結晶膜パターンに一部が接した所定の第２のパ
ターンを形成する工程と、前記単結晶硅素膜よりなる第
２のパターンに選択的に不純物層を形成し、ソース・ド
レインを形成する工程を有する構成にしたものである。
さらに、本発明の製造方法は、一導電型半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜に開孔部を形成し
、さらに全面に多結晶硅素膜を形成した後、単結晶化す
る工程と、前記開孔部を含む単結晶硅素膜に第１のパタ
ーンを形成した後、酸化して前記パターンの側壁にゲー
ト酸化膜を形成する工程と、前記第１のパターンと接す
る多結晶硅素膜よりなる第２のパターンを形成してゲー
ト電極を形成する工程と、前記単結晶硅素膜よりなる第
１のパターンに選択的に不純物イオンを注入し、ソース
・ドレインを形成する工程とを有する構成にしたもので
ある。
絶縁膜を形成する工程と、前記絶縁膜に開孔部を形成し
、さらに全面に多結晶硅素膜を形成した後、単結晶化す
る工程と、前記開孔部を含む単結晶硅素膜に第１のパタ
ーンを形成した後、酸化して前記パターンの側壁にゲー
ト酸化膜を形成する工程と、前記第１のパターンと接す
る多結晶硅素膜よりなる第２のパターンを形成してゲー
ト電極を形成する工程と、前記単結晶硅素膜よりなる第
１のパターンに選択的に不純物イオンを注入し、ソース
・ドレインを形成する工程とを有する構成にしたもので
ある。
作用
上記構成により、半導体基板上に形成した絶縁膜の同一
平面上に横方向に並列して、ゲート電極、ゲート酸化膜
とソース・ドレイン領域およびチャンネル領域を形成す
るため、従来例と興なり、ゲート電極およびソース・ド
レイン領域の高さを同一にすることができ、全面に薄い
絶縁膜を形成した後、前記すべての領域に同一の開孔部
を形成することが可能となり、また、下地の段差もない
ため、断線のしない微細配線を容易に形成すＺ、ことが
できる。
平面上に横方向に並列して、ゲート電極、ゲート酸化膜
とソース・ドレイン領域およびチャンネル領域を形成す
るため、従来例と興なり、ゲート電極およびソース・ド
レイン領域の高さを同一にすることができ、全面に薄い
絶縁膜を形成した後、前記すべての領域に同一の開孔部
を形成することが可能となり、また、下地の段差もない
ため、断線のしない微細配線を容易に形成すＺ、ことが
できる。
実施例
以下本発明の一実施例を図面にもとすいて説明する。
第１図および第２図は本発明の第１の実施例の半導体装
１の製造方法を説明する断面図および上面図である。第
１図において、一導電型半導体基板１の上に二酸化硅素
膜などの絶縁膜２を形成し、その上に全面に第１の多結
晶硅素膜３を形成する（第１図（Ａ） ） 、次に、第
１の多結晶硅素膜３に所定の第１のパターン４を形成し
てゲート電極とした後、第１のパターン４の多結晶硅素
膜を酸化し、ゲート酸化膜５を形成する（第１図（８）
）。
１の製造方法を説明する断面図および上面図である。第
１図において、一導電型半導体基板１の上に二酸化硅素
膜などの絶縁膜２を形成し、その上に全面に第１の多結
晶硅素膜３を形成する（第１図（Ａ） ） 、次に、第
１の多結晶硅素膜３に所定の第１のパターン４を形成し
てゲート電極とした後、第１のパターン４の多結晶硅素
膜を酸化し、ゲート酸化膜５を形成する（第１図（８）
）。
次に、絶縁膜２の第１の多結晶硅素膜よりなる第１のパ
ターン４で覆われていない領域に開孔部６を形成ｌ、た
後、全面に第２の多結晶硅素膜７を形成する（第１図（
Ｃ））。次に、ｌ／−ザービーム等を第２の多結晶性＠
膜７に照射１−て単結晶化した後、第１の多結晶硅素膜
よりなる第１のパターン４の側壁のデーｌ−酸化膜５に
整１−かつ開孔部６を覆う位置に第２のパターン８を形
成する（第１図（Ｄ））。
ターン４で覆われていない領域に開孔部６を形成ｌ、た
後、全面に第２の多結晶硅素膜７を形成する（第１図（
Ｃ））。次に、ｌ／−ザービーム等を第２の多結晶性＠
膜７に照射１−て単結晶化した後、第１の多結晶硅素膜
よりなる第１のパターン４の側壁のデーｌ−酸化膜５に
整１−かつ開孔部６を覆う位置に第２のパターン８を形
成する（第１図（Ｄ））。
次に、第２図において、単結晶硅素膜よりなる第２のパ
ターン８およびゲート酸化膜５の一部の」−に感光性樹
脂膜９を形成ｊ−た停、この感光性樹脂膜９をマスクと
して、第２のパターン８の単結晶硅素膜に不純物イオン
を注スＬ、ソース・ドレイン領域ｉｏ、 ｉｌを形成す
る（第２図（［））。次に、感光性樹脂膜９を除去１．
た挾、全面に第２の絶縁膜１２を形成し、選択的に開孔
＄１３．１４．１５を形成した後、金属配線Ｍ１６．１
７．１８を形成する（第２図（Ｅ））。、−れにより、
絶縁膜２の同一平面Ｊ−に、ゲートｔｉとソース・ドレ
イン領域およびチャンネル領域どを形成したＭＯ５型半
導体装置が得られる。
ターン８およびゲート酸化膜５の一部の」−に感光性樹
脂膜９を形成ｊ−た停、この感光性樹脂膜９をマスクと
して、第２のパターン８の単結晶硅素膜に不純物イオン
を注スＬ、ソース・ドレイン領域ｉｏ、 ｉｌを形成す
る（第２図（［））。次に、感光性樹脂膜９を除去１．
た挾、全面に第２の絶縁膜１２を形成し、選択的に開孔
＄１３．１４．１５を形成した後、金属配線Ｍ１６．１
７．１８を形成する（第２図（Ｅ））。、−れにより、
絶縁膜２の同一平面Ｊ−に、ゲートｔｉとソース・ドレ
イン領域およびチャンネル領域どを形成したＭＯ５型半
導体装置が得られる。
第３図および第４図はイｉ：発明の第２の実施例の半導
体装置の製造方法を説明する断面図および上面図である
、第３図においで、一導電梨半導体基板２０の上に二酸
化硅素膜などの絶縁膜２１を形成した後、絶縁膜２１に
選択的に開孔部２２を形成１．て半導体基板２０を露出
させ、さらに、全面に多結晶硅素！１２３を形成ｉ−た
後、レーザー光を照射１．て単結晶硅素膜に変換する（
第３図（八））。次に、前記単結晶硅素膜に開孔部２２
を含む所定め第１のパターン２４を形成した後、前記単
結晶膜よりなるパターン２４にゲート酸化膜２５を形成
する（第３図（Ｂ））。次に、多結晶硅素膜を全面に形
成しｉ： 擾、第１のパターン２４の単結晶硅素膜の側
壁部に形成したゲート酸化膜２５と接する第２のパター
ン２６を形成してゲート電極とする（第３図ｆｃ））。
体装置の製造方法を説明する断面図および上面図である
、第３図においで、一導電梨半導体基板２０の上に二酸
化硅素膜などの絶縁膜２１を形成した後、絶縁膜２１に
選択的に開孔部２２を形成１．て半導体基板２０を露出
させ、さらに、全面に多結晶硅素！１２３を形成ｉ−た
後、レーザー光を照射１．て単結晶硅素膜に変換する（
第３図（八））。次に、前記単結晶硅素膜に開孔部２２
を含む所定め第１のパターン２４を形成した後、前記単
結晶膜よりなるパターン２４にゲート酸化膜２５を形成
する（第３図（Ｂ））。次に、多結晶硅素膜を全面に形
成しｉ： 擾、第１のパターン２４の単結晶硅素膜の側
壁部に形成したゲート酸化膜２５と接する第２のパター
ン２６を形成してゲート電極とする（第３図ｆｃ））。
次に、第４図において、単結晶硅素膜よりなる第１のパ
ターン２４に第１の実施例の場合と同様に選択的に不純
物イオンを注入し、ソース・ドレイン領域２７．２８を
形成するく第４図（Ｄ））。次に全面に絶縁膜２９を形
成し、選択的に開孔部３０．３１゜３２を形成した後、
金属配線層３３．３４．３５を形成する（第４図（［）
）。これにより絶縁膜２１の同一平面Ｆに、ゲートｔ’
にとソース・ドレイン領域およびチャンネル領域とを形
成したＭＯ８型半導体装１が得られる。
ターン２４に第１の実施例の場合と同様に選択的に不純
物イオンを注入し、ソース・ドレイン領域２７．２８を
形成するく第４図（Ｄ））。次に全面に絶縁膜２９を形
成し、選択的に開孔部３０．３１゜３２を形成した後、
金属配線層３３．３４．３５を形成する（第４図（［）
）。これにより絶縁膜２１の同一平面Ｆに、ゲートｔ’
にとソース・ドレイン領域およびチャンネル領域とを形
成したＭＯ８型半導体装１が得られる。
発明の効果
以上のように、本発明によれば、同一絶縁膜上に横方向
にゲー■・電極、ゲー１へ酸化膜とソース・ドレイン領
域およびチャンネル領域を形成するため、配線層とゲー
１へ電極およびソース・トレインｔｔｉとの接続のため
の開孔部のアスベク１〜比が同一・となり、また表面段
差も少なく、断線の少ない配線層を容易に形成できる。
にゲー■・電極、ゲー１へ酸化膜とソース・ドレイン領
域およびチャンネル領域を形成するため、配線層とゲー
１へ電極およびソース・トレインｔｔｉとの接続のため
の開孔部のアスベク１〜比が同一・となり、また表面段
差も少なく、断線の少ない配線層を容易に形成できる。
また、表面も平坦であり、半導体装置を容易に＄層構造
で形成することができる。
で形成することができる。
第１図および第２図は本発明の第１の実施例の半導体装
置の製造方法を説明するための構造断面図および平面図
、第３図および第４図は本発明の第２の実施例の半導体
装置の製造方法を説明するための構造断面図および平面
図、第５図は従来例の半導体装置の製造方法を説明する
ための構造断面図である。 １．２０・・・半導体基板、２．２１・・・絶縁膜、４
．２６・・・ゲート電極、５．２５・・・デーｌ−酸化
膜、８，２４・・・単結晶硅素膜パターン、１０．１１
．２７．２８・・・ソース・ドレイン領域。 代理人 森 本 義 弘 第２図 ”−ＣＮ ｌ’ｎ マ り）１（心内第３Ｆ！！Ａ
置の製造方法を説明するための構造断面図および平面図
、第３図および第４図は本発明の第２の実施例の半導体
装置の製造方法を説明するための構造断面図および平面
図、第５図は従来例の半導体装置の製造方法を説明する
ための構造断面図である。 １．２０・・・半導体基板、２．２１・・・絶縁膜、４
．２６・・・ゲート電極、５．２５・・・デーｌ−酸化
膜、８，２４・・・単結晶硅素膜パターン、１０．１１
．２７．２８・・・ソース・ドレイン領域。 代理人 森 本 義 弘 第２図 ”−ＣＮ ｌ’ｎ マ り）１（心内第３Ｆ！！Ａ
Claims (1)
- 【特許請求の範囲】 １、絶縁膜の同一平面上に並列して、ゲート電極とこの
ゲート電極にゲート酸化膜を介して隣接する半導体結晶
膜を設け、この半導体結晶膜にソース・ドレイン領域お
よびチャネル領域を形成した半導体装置。 ２、一導電型半導体基板上に絶縁膜を形成する工程と、
その上に多結晶硅素膜を形成し、この多結晶硅素膜に所
定の第１のパターンを形成してゲート電極を形成する工
程と、前記ゲート電極の側壁部にゲート酸化膜を形成す
る工程と、前記絶縁膜に選択的に開孔部を形成し、さら
に全面に単結晶硅素膜を形成する工程と、前記開孔部を
含む単結晶硅素膜に、前記多結晶膜パターンに一部が接
した所定の第２のパターンを形成する工程と、前記単結
晶硅素膜よりなる第２のパターンに選択的に不純物層を
形成し、ソース・ドレインを形成する工程を有する半導
体装置の製造方法。 ３、一導電型半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開孔部を形成し、さらに全面に多結晶硅素
膜を形成した後、単結晶化する工程と、前記開孔部を含
む単結晶硅素膜に第１のパターンを形成した後、酸化し
て前記パターンの側壁にゲート酸化膜を形成する工程と
、前記第１のパターンと接する多結晶硅素膜よりなる第
２のパターンを形成してゲート電極を形成する工程と、
前記単結晶硅素膜よりなる第１のパターンに選択的に不
純物イオンを注入し、ソース・ドレインを形成する工程
とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148998A JP2604487B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148998A JP2604487B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442970A true JPH0442970A (ja) | 1992-02-13 |
| JP2604487B2 JP2604487B2 (ja) | 1997-04-30 |
Family
ID=15465422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148998A Expired - Fee Related JP2604487B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604487B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132919A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPS60160159A (ja) * | 1984-01-05 | 1985-08-21 | ノーザン・テレコム・リミテッド | スタックドｍｏｓデバイスの製造方法 |
| JPS61242352A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 光デイスク |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
-
1990
- 1990-06-06 JP JP2148998A patent/JP2604487B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132919A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPS60160159A (ja) * | 1984-01-05 | 1985-08-21 | ノーザン・テレコム・リミテッド | スタックドｍｏｓデバイスの製造方法 |
| JPS61242352A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 光デイスク |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
| US5409850A (en) * | 1992-04-28 | 1995-04-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a high density semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604487B2 (ja) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |