JPH054704B2 - - Google Patents
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- Publication number
- JPH054704B2 JPH054704B2 JP24932685A JP24932685A JPH054704B2 JP H054704 B2 JPH054704 B2 JP H054704B2 JP 24932685 A JP24932685 A JP 24932685A JP 24932685 A JP24932685 A JP 24932685A JP H054704 B2 JPH054704 B2 JP H054704B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- register
- control unit
- byte
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
［概要］
複数個のチヤネルを制御するチヤネル集中制御
部と、個々のチヤネルを制御する個別チヤネル制
御部を備えたデータ転送装置において、両制御部
間のデータバスに接続する個別チヤネル制御部の
各２個のレジスタに対応して２本のデータ要求線
を備え、入出力装置側の処理単位が２バイトの場
合も１バイトの場合も、１バイト幅のデータバス
を時分割に共用するようにしたものであり、これ
によりデータバス幅を大幅に削減できる。
部と、個々のチヤネルを制御する個別チヤネル制
御部を備えたデータ転送装置において、両制御部
間のデータバスに接続する個別チヤネル制御部の
各２個のレジスタに対応して２本のデータ要求線
を備え、入出力装置側の処理単位が２バイトの場
合も１バイトの場合も、１バイト幅のデータバス
を時分割に共用するようにしたものであり、これ
によりデータバス幅を大幅に削減できる。
［産業上の利用分野］
本発明は、データ転送制御方式に係わり、特に
チヤネル集中制御部と個別チヤネル制御部を有す
るデータ転送装置における２バイトバスチヤネル
の制御方式に関する。
チヤネル集中制御部と個別チヤネル制御部を有す
るデータ転送装置における２バイトバスチヤネル
の制御方式に関する。
入出力装置の高速度化に伴つて、近年２バイト
転送を行う入出力装置が現れてきており、これに
対応してデータ転送装置も２バイトバス方式とな
つている。
転送を行う入出力装置が現れてきており、これに
対応してデータ転送装置も２バイトバス方式とな
つている。
しかし、個別チヤネル制御部には２バイトバス
をサポートしないものもあり、また２バイトバス
をサポートするものであつても、２バイト転送と
なる頻度は必ずしも高くなく、片側のデータバス
の使用効率は余り高くなかつた。
をサポートしないものもあり、また２バイトバス
をサポートするものであつても、２バイト転送と
なる頻度は必ずしも高くなく、片側のデータバス
の使用効率は余り高くなかつた。
［従来の技術］
第５図は従来方式によるデータ転送装置のブロ
ツク図である。
ツク図である。
図に示すように、データ転送装置は、Ｎ個のチ
ヤネルを制御するチヤネル集中制御部と、個々の
チヤネルCH0，CH1，…，CH（Ｎ−１）を制御
する個別チヤネル制御部と、両制御部間のデータ
転送を行うデータバスから構成される。
ヤネルを制御するチヤネル集中制御部と、個々の
チヤネルCH0，CH1，…，CH（Ｎ−１）を制御
する個別チヤネル制御部と、両制御部間のデータ
転送を行うデータバスから構成される。
第５図において、ａは入出力装置への書込み動
作時の構成を示し、ｂは入出力装置からの読出し
動作時の構成を示す。
作時の構成を示し、ｂは入出力装置からの読出し
動作時の構成を示す。
チヤネル集中制御部から各個別チヤネル制御部
へは、Ｎサイクルに１回ごとにデータ転送を行
う。
へは、Ｎサイクルに１回ごとにデータ転送を行
う。
このとき、チヤネル集中制御部と個別チヤネル
制御部内のバス０レジスタ、バス１レジスタの間
で２バイトの要求があれば、同時に２バイト転送
される。したがつて、データバスは２バイト幅を
必要とする。
制御部内のバス０レジスタ、バス１レジスタの間
で２バイトの要求があれば、同時に２バイト転送
される。したがつて、データバスは２バイト幅を
必要とする。
［発明が解決しようとする問題点］
上記従来方式の構成において、２バイトバスを
サポートしない個別チヤネルを接続した場合、ま
たは接続されている入出力装置の処理単位が１バ
イト幅である場合には、バス１側のデータバスは
無駄になつてしまうという問題点があつた。
サポートしない個別チヤネルを接続した場合、ま
たは接続されている入出力装置の処理単位が１バ
イト幅である場合には、バス１側のデータバスは
無駄になつてしまうという問題点があつた。
本発明は、この問題点を解消した新規な２バイ
トバスチヤネル制御方式を提供しようとするもの
である。
トバスチヤネル制御方式を提供しようとするもの
である。
［問題点を解決するための手段］
第１図は本発明の２バイトバスチヤネル制御方
式の原理ブロツク図を示す。
式の原理ブロツク図を示す。
第１図において、１はチヤネル集中制御部であ
り、２0，２1，…は個別チヤネル制御部である。
り、２0，２1，…は個別チヤネル制御部である。
第１図ｂは読出し操作時の構成を示している。
図ではチヤネル＃０の個別チヤネル制御部２0
の要部のみを抜き出して示し、BIR０は読出し用
のバス０レジスタであり、BIR１はバス１レジス
タである。
の要部のみを抜き出して示し、BIR０は読出し用
のバス０レジスタであり、BIR１はバス１レジス
タである。
DRQ０およびDRQ１は、それぞれバス０レジ
スタBIR０およびバス１レジスタBIR１のための
データ要求線である。
スタBIR０およびバス１レジスタBIR１のための
データ要求線である。
COMP０およびCOMP１は、それぞれバス０
レジスタBIR０およびバス１レジスタBIR１のた
めのデータ転送完了信号線である。
レジスタBIR０およびバス１レジスタBIR１のた
めのデータ転送完了信号線である。
チヤネル集中制御部１と各個別チヤネル制御部
２0，２1，…，２N-1間のデータ信号および制御
信号の授受は、Ｎサイクルに１回ごとに行われ
る。
２0，２1，…，２N-1間のデータ信号および制御
信号の授受は、Ｎサイクルに１回ごとに行われ
る。
読出し操作の場合はの動作は次のように行われ
る。
る。
入出力装置側が２バイト要求であつたなら
ば、個別チヤネル制御部２0からレジスタBIR
０のデータ要求信号DRQ０およびレジスタ
BIR１のデータ要求信号DRQ１を、自チヤネ
ル割当サイクル時にチヤネル集中制御部１へ送
出する。
ば、個別チヤネル制御部２0からレジスタBIR
０のデータ要求信号DRQ０およびレジスタ
BIR１のデータ要求信号DRQ１を、自チヤネ
ル割当サイクル時にチヤネル集中制御部１へ送
出する。
これらのデータ要求信号の応答として、チヤ
ネル集中制御部１は、チヤネル＃０の割当サイ
クル時に、バス０レジスタBIR０かバス１レジ
スタBIR１のどちらかからデータを、データバ
スを介して受け取り、バス０レジスタのデータ
を受け取つたときは転送完了信号COMP０を、
バス１レジスタから受け取つたときは、
COMP１を個別チヤネル制御部２0に送出する。
ネル集中制御部１は、チヤネル＃０の割当サイ
クル時に、バス０レジスタBIR０かバス１レジ
スタBIR１のどちらかからデータを、データバ
スを介して受け取り、バス０レジスタのデータ
を受け取つたときは転送完了信号COMP０を、
バス１レジスタから受け取つたときは、
COMP１を個別チヤネル制御部２0に送出する。
個別チヤネル制御部２0は次のＮサイクル後、
再び，と同一の制御を行うが、バス０レジ
スタBIR０のデータが既に転送されていて、バ
ス１レジスタBIR１のデータのみを転送すると
き、データ要求信号DRQ１のみを送出して、
同様のデータ転送を行う。
再び，と同一の制御を行うが、バス０レジ
スタBIR０のデータが既に転送されていて、バ
ス１レジスタBIR１のデータのみを転送すると
き、データ要求信号DRQ１のみを送出して、
同様のデータ転送を行う。
個別チヤネル制御部が２バイトバスをサポー
トしないチヤネルであるときは、上記と同様な
データ転送をDRQ０およびCOMP０のみを用
いて行う。
トしないチヤネルであるときは、上記と同様な
データ転送をDRQ０およびCOMP０のみを用
いて行う。
第１図ａは、書込み動作時の構成を示してい
る。
る。
BOR０は書込み用のバス０レジスタであり、
BOR１はバス１レジスタである。
BOR１はバス１レジスタである。
書込み操作の場合はの動作は次のように行わ
れる。
れる。
入出力装置側が２バイトバスで転送している
とき、一般的にチヤネルは入出力装置側からデ
ータの要求が来る前に、バス０レジスタBOR
０およびバス１レジスタBOR１の両レジスタ
にデータをセツトしておく必要がある。個別チ
ヤネル制御部２0は、チヤネル集中制御部１へ
データ要求信号DRQ０を送出することによつ
てバス０レジスタBOR０のデータを要求し、
DRQ１を送出することによりバス１レジスタ
BOR１のデータを要求する。
とき、一般的にチヤネルは入出力装置側からデ
ータの要求が来る前に、バス０レジスタBOR
０およびバス１レジスタBOR１の両レジスタ
にデータをセツトしておく必要がある。個別チ
ヤネル制御部２0は、チヤネル集中制御部１へ
データ要求信号DRQ０を送出することによつ
てバス０レジスタBOR０のデータを要求し、
DRQ１を送出することによりバス１レジスタ
BOR１のデータを要求する。
チヤネル集中制御部１は、転送完了信号
COMP０，COMP１によりそれぞれの要求に
応答し、データをバス０レジスタBOR０か、
バス１レジスタBOR１のどちらか一方に転送
する。
COMP０，COMP１によりそれぞれの要求に
応答し、データをバス０レジスタBOR０か、
バス１レジスタBOR１のどちらか一方に転送
する。
Ｎサイクル前にバス０レジスタBOR０のデ
ータが転送されていたら、バス１レジスタ
BOR１に対してデータ転送を行う。
ータが転送されていたら、バス１レジスタ
BOR１に対してデータ転送を行う。
個別チヤネル制御部が２バイトバスをサポー
トしていないチヤネルであるときは、上記と同
様なデータ転送をDRQ０およびCOMP０のみ
を用いて行う。
トしていないチヤネルであるときは、上記と同
様なデータ転送をDRQ０およびCOMP０のみ
を用いて行う。
［作用］
上記の構成によつて、データバスおよびデータ
要求線を時分割で共用することができ、データバ
ス幅を大幅に削減することが可能となる。
要求線を時分割で共用することができ、データバ
ス幅を大幅に削減することが可能となる。
個別チヤネル制御部とチヤネル集中制御部との
間の転送速度は、２バイト転送のとき半分となる
が、個別チヤネル制御部の数Ｎが４チヤネルのよ
うな場合は、入出力装置の転送速度に比べれば!?
かに高く問題にはならない。
間の転送速度は、２バイト転送のとき半分となる
が、個別チヤネル制御部の数Ｎが４チヤネルのよ
うな場合は、入出力装置の転送速度に比べれば!?
かに高く問題にはならない。
［実施例］
以下第２図乃至第４図に示す実施例により、本
発明をさらに具体的に説明する。
発明をさらに具体的に説明する。
第２図は本発明の実施例のブロツク図であつ
て、主としてチヤネル集中制御部のチヤネル対応
レジスタと、データバスと、個別チヤネル制御部
のレジスタの関係を示す。
て、主としてチヤネル集中制御部のチヤネル対応
レジスタと、データバスと、個別チヤネル制御部
のレジスタの関係を示す。
第２図ａは入出力装置への書込み動作時の構成
を示し、ｂは入出力装置からの読出し動作時の構
成を示す。
を示し、ｂは入出力装置からの読出し動作時の構
成を示す。
第３図は、チヤネル数が４個の場合の、チヤネ
ル集中制御部と個別チヤネル制御部間の信号線を
示している。
ル集中制御部と個別チヤネル制御部間の信号線を
示している。
第４図は、データ要求信号の発生回路の実施例
回路図である。
回路図である。
書込み動作時であり、２バイトモードの場合
は、書込み転送中信号と２バイトモード信号が
「オン」となつており、書込み転送中信号と２バ
イトモード信号を入力としているANDゲートG1
の出力が「オン」となつている。
は、書込み転送中信号と２バイトモード信号が
「オン」となつており、書込み転送中信号と２バ
イトモード信号を入力としているANDゲートG1
の出力が「オン」となつている。
ANDゲートG2は、バス０側のバスインレジス
タBIR０が「空」であるという信号と、ANDゲ
ートG1の出力を入力として、その出力がバス０
側のバスインレジスタBIR０に対するデータ要求
信号DRQ０となつている。
タBIR０が「空」であるという信号と、ANDゲ
ートG1の出力を入力として、その出力がバス０
側のバスインレジスタBIR０に対するデータ要求
信号DRQ０となつている。
従つて、データ要求信号DRQ０は、２バイト
モードであり、書込み転送中であり、バス０レジ
スタBIR０が「空」であるとき発生される。
モードであり、書込み転送中であり、バス０レジ
スタBIR０が「空」であるとき発生される。
ANDゲートG3は、バス０レジスタBIR０が
「満」であるという信号と、バス１レジスタBIR
１が「空」であるという信号と、ANDゲートG1
の出力とを入力としており、その出力がバス１側
のバスインレジスタBIR１に対するデータ要求信
号DRQ１となる。
「満」であるという信号と、バス１レジスタBIR
１が「空」であるという信号と、ANDゲートG1
の出力とを入力としており、その出力がバス１側
のバスインレジスタBIR１に対するデータ要求信
号DRQ１となる。
従つて、データ要求信号DRQ１は、２バイト
モードであり、書込み転送中であり、バス０レジ
スタBIR０が「満」であり、バス１レジスタBIR
１が「空」であるとき発生される。
モードであり、書込み転送中であり、バス０レジ
スタBIR０が「満」であり、バス１レジスタBIR
１が「空」であるとき発生される。
読出し動作時であり、２バイトモードの場合
は、読出し転送中信号と２バイトモード信号が
「オン」となつており、読出し転送中信号と２バ
イトモード信号を入力としているANDゲートG4
の出力が「オン」となつている。
は、読出し転送中信号と２バイトモード信号が
「オン」となつており、読出し転送中信号と２バ
イトモード信号を入力としているANDゲートG4
の出力が「オン」となつている。
ANDゲートG5は、バス０側のバスアウトレジ
スタBOR０が「満」である信号とANDゲートG4
の出力とを入力として、その出力はバス０レジス
タBOR０のデータ要求信号DRQ０となつてお
り、従つてデータ要求信号DRQ０は、２バイト
モードで読出し転送中であり、バス０レジスタ
BOR０が「満」であるとき発生される。
スタBOR０が「満」である信号とANDゲートG4
の出力とを入力として、その出力はバス０レジス
タBOR０のデータ要求信号DRQ０となつてお
り、従つてデータ要求信号DRQ０は、２バイト
モードで読出し転送中であり、バス０レジスタ
BOR０が「満」であるとき発生される。
ANDゲートG6は、バス０レジスタBOR０が
「空」であるという信号と、バス１レジスタBIR
１が「満」であるという信号と、ANDゲートG4
の出力とを入力としており、その出力がバス１側
のバスアウトレジスタBOR１に対するデータ要
求信号DRQ１となり、従つて、データ要求信号
DRQ１は、２バイトモードであり、読出し転送
中であり、バス０レジスタBOR０が「空」であ
り、バス１レジスタBOR１が「満」であるとき
発生される。
「空」であるという信号と、バス１レジスタBIR
１が「満」であるという信号と、ANDゲートG4
の出力とを入力としており、その出力がバス１側
のバスアウトレジスタBOR１に対するデータ要
求信号DRQ１となり、従つて、データ要求信号
DRQ１は、２バイトモードであり、読出し転送
中であり、バス０レジスタBOR０が「空」であ
り、バス１レジスタBOR１が「満」であるとき
発生される。
ORゲートG7およびG8は、書込み動作時と読出
し動作時のデータ要求信号を「オア」し、データ
要求信号線を共用できるようにしている。
し動作時のデータ要求信号を「オア」し、データ
要求信号線を共用できるようにしている。
ANDゲートG9およびG10は、それぞれバス０
レジスタおよびバス１レジスタへのデータ要求信
号と、そのチヤネルの割当サイクルとの「アン
ド」を取つて、DRQ０およびDRQ１として送出
する。
レジスタおよびバス１レジスタへのデータ要求信
号と、そのチヤネルの割当サイクルとの「アン
ド」を取つて、DRQ０およびDRQ１として送出
する。
［発明の効果］
以上説明のように本発明によれば、データバス
およびデータ要求信号線を時分割に共用して使用
することにより、データバス幅を大幅に削減させ
ることができ、コスト低減が可能となり、その実
用上の効果は大である。
およびデータ要求信号線を時分割に共用して使用
することにより、データバス幅を大幅に削減させ
ることができ、コスト低減が可能となり、その実
用上の効果は大である。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は本発明の実
施例の信号線を示す図、第４図はデータ要求信号
発生回路の実施例回路図、第５図は従来例のブロ
ツク図を示す。 図面において、１はチヤネル集中制御部、２0，
２1，…，２N-1は個別チヤネル制御部、BIR０，
BIR１，BOR０，BOR１はレジスタ、DRQ０，
DRQ１はデータ要求信号、COMP０，COMP１
は転送完了信号、G1，G2，G3，G4，G5，G6，
G9，G10はANDゲート、G7，G8はORゲート、を
それぞれ示す。
発明の実施例のブロツク図、第３図は本発明の実
施例の信号線を示す図、第４図はデータ要求信号
発生回路の実施例回路図、第５図は従来例のブロ
ツク図を示す。 図面において、１はチヤネル集中制御部、２0，
２1，…，２N-1は個別チヤネル制御部、BIR０，
BIR１，BOR０，BOR１はレジスタ、DRQ０，
DRQ１はデータ要求信号、COMP０，COMP１
は転送完了信号、G1，G2，G3，G4，G5，G6，
G9，G10はANDゲート、G7，G8はORゲート、を
それぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数個のチヤネルを制御するチヤネル集中制
御部１と、個々のチヤネルを制御する個別チヤネ
ル制御部２0，２1，…，２N-1を備えたデータ転
送装置において、 前記各個別チヤネル制御部２0，２1，…，２N-
１とチヤネル集中制御部１との間に、 １バイト幅のリード用およびライト用の各１本
のデータバスと、 前記各個別チヤネル制御部２0，２1，…，２N-
１内の、制御下の２バイト転送入出力装置との間
の転送データを一時記憶する２個の１バイト幅レ
ジスタのおのおのに対応する２本のデータ要求線
とを備え、 該チヤネル集中制御部１と各個別チヤネル制御
部２0，２1，…，２N-1間のデータ転送は、該個
別チヤネル制御部２0，２1，…，２N-1に接続さ
れる入出力装置の処理単位に関係なく、前記１バ
イト幅の１本のデータバスを時分割に共用してデ
ータ転送を行うよう構成したことを特徴とする２
バイトバスチヤネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932685A JPS62108350A (ja) | 1985-11-07 | 1985-11-07 | ２バイトバスチヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932685A JPS62108350A (ja) | 1985-11-07 | 1985-11-07 | ２バイトバスチヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62108350A JPS62108350A (ja) | 1987-05-19 |
| JPH054704B2 true JPH054704B2 (ja) | 1993-01-20 |
Family
ID=17191341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24932685A Granted JPS62108350A (ja) | 1985-11-07 | 1985-11-07 | ２バイトバスチヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108350A (ja) |
-
1985
- 1985-11-07 JP JP24932685A patent/JPS62108350A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62108350A (ja) | 1987-05-19 |
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