JPH07240500A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07240500A JPH07240500A JP6031564A JP3156494A JPH07240500A JP H07240500 A JPH07240500 A JP H07240500A JP 6031564 A JP6031564 A JP 6031564A JP 3156494 A JP3156494 A JP 3156494A JP H07240500 A JPH07240500 A JP H07240500A
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 より高い容量と耐圧を確保でき、それにより
集積度を向上させても誤動作の生じ難いキャパシタ構造
を提供する。 【構成】 キャパシタの下部電極となるｐ+ 拡散領域１
上に、キャパシタ絶縁層であるシリコン窒化膜３が形成
される。このシリコン窒化膜３上に上部電極５、７が形
成されている。上部電極は、ノンドープト多結晶シリコ
ン膜５と、シリサイド層７とを有している。ノンドープ
ト多結晶シリコン膜５は、シリコン窒化膜３に接して形
成されている。またシリサイド層７は、ノンドープト多
結晶シリコン膜５の表面上に形成されている。
集積度を向上させても誤動作の生じ難いキャパシタ構造
を提供する。 【構成】 キャパシタの下部電極となるｐ+ 拡散領域１
上に、キャパシタ絶縁層であるシリコン窒化膜３が形成
される。このシリコン窒化膜３上に上部電極５、７が形
成されている。上部電極は、ノンドープト多結晶シリコ
ン膜５と、シリサイド層７とを有している。ノンドープ
ト多結晶シリコン膜５は、シリコン窒化膜３に接して形
成されている。またシリサイド層７は、ノンドープト多
結晶シリコン膜５の表面上に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、キャパシタを有する
半導体装置およびその製造方法に関するものである。
製造方法に関し、より特定的には、キャパシタを有する
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】まず、キャパシタを有する従来の半導体
装置の構成および製造方法について説明する。
装置の構成および製造方法について説明する。
【０００３】図３９は、従来の半導体装置の構成を概略
的に示す断面図である。図３９を参照して、ｐ型シリコ
ン基板４１７の表面には、ｎ+ 拡散領域４１９が形成さ
れている。このｎ+ 拡散領域４１９上にエピタキシャル
層４２１が形成されている。このエピタキシャル層４２
１の側面を囲むように素子分離の役割をなすｐ+ 拡散領
域４２３が形成されている。
的に示す断面図である。図３９を参照して、ｐ型シリコ
ン基板４１７の表面には、ｎ+ 拡散領域４１９が形成さ
れている。このｎ+ 拡散領域４１９上にエピタキシャル
層４２１が形成されている。このエピタキシャル層４２
１の側面を囲むように素子分離の役割をなすｐ+ 拡散領
域４２３が形成されている。
【０００４】このエピタキシャル層４２１とｐ+ 拡散領
域４２３との表面上には、素子分離酸化膜４１５ａとシ
リコン酸化膜４１５ｂとが形成されている。
域４２３との表面上には、素子分離酸化膜４１５ａとシ
リコン酸化膜４１５ｂとが形成されている。
【０００５】エピタキシャル層４２１の表面には、キャ
パシタの下部電極となるｐ+ 拡散領域４０１が形成され
ている。シリコン酸化膜４１５ｂには、このｐ+ 拡散領
域４０１の一部表面に達するように開口４１５ｃが設け
られている。この開口４１５ｃを通じてｐ+ 拡散領域４
０１と接するように、キャパシタ絶縁層となるシリコン
窒化膜４０３が形成されている。このシリコン窒化膜４
０３を介在してｐ+ 拡散領域４０１と対向するように、
不純物が導入された多結晶シリコン膜（以下、ドープト
多結晶シリコン膜とする）４０５が形成されている。こ
のドープト多結晶シリコン膜４０５がキャパシタの上部
電極となる。
パシタの下部電極となるｐ+ 拡散領域４０１が形成され
ている。シリコン酸化膜４１５ｂには、このｐ+ 拡散領
域４０１の一部表面に達するように開口４１５ｃが設け
られている。この開口４１５ｃを通じてｐ+ 拡散領域４
０１と接するように、キャパシタ絶縁層となるシリコン
窒化膜４０３が形成されている。このシリコン窒化膜４
０３を介在してｐ+ 拡散領域４０１と対向するように、
不純物が導入された多結晶シリコン膜（以下、ドープト
多結晶シリコン膜とする）４０５が形成されている。こ
のドープト多結晶シリコン膜４０５がキャパシタの上部
電極となる。
【０００６】ｐ+ 拡散領域４０１とドープト多結晶シリ
コン膜４０５との対向部分に電荷が蓄積されることによ
りキャパシタが構成される。
コン膜４０５との対向部分に電荷が蓄積されることによ
りキャパシタが構成される。
【０００７】この上部電極となるドープト多結晶シリコ
ン膜４０５を覆うように表面全面にシリコン酸化膜など
よりなる層間絶縁膜４１３が形成されている。この層間
絶縁膜４１３には、ドープト多結晶シリコン４０５の一
部表面を露出するコンタクトホール４１３ａと、ｐ+ 拡
散領域４０１の一部表面を露出するコンタクトホール４
１３ｂとが形成されている。この各コンタクトホール４
１３ａ、４１３ｂを通じてドープト多結晶シリコン膜４
０５もしくはｐ+ 拡散領域４０１と接するように各々ア
ルミニウム層４１１が形成されている。
ン膜４０５を覆うように表面全面にシリコン酸化膜など
よりなる層間絶縁膜４１３が形成されている。この層間
絶縁膜４１３には、ドープト多結晶シリコン４０５の一
部表面を露出するコンタクトホール４１３ａと、ｐ+ 拡
散領域４０１の一部表面を露出するコンタクトホール４
１３ｂとが形成されている。この各コンタクトホール４
１３ａ、４１３ｂを通じてドープト多結晶シリコン膜４
０５もしくはｐ+ 拡散領域４０１と接するように各々ア
ルミニウム層４１１が形成されている。
【０００８】次に、図３９に示す従来の半導体装置をバ
イポーラトランジスタとともに製造する場合について説
明する。
イポーラトランジスタとともに製造する場合について説
明する。
【０００９】図４０〜図４５は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図４０を
参照して、ｐ型シリコン基板４１７の所定表面に、アン
チモン（Ｓｂ）などが注入された後、熱処理が施されて
ｎ+ 拡散領域４１９が形成される。ｐ型シリコン基板４
１７の表面全面にエピタキシャル層４２１が形成され
る。これにより、ｎ+ 拡散領域４１９がｐ型シリコン基
板４１７とエピタキシャル層４２１との間に埋込まれた
構造となる。
造方法を工程順に示す概略断面図である。まず図４０を
参照して、ｐ型シリコン基板４１７の所定表面に、アン
チモン（Ｓｂ）などが注入された後、熱処理が施されて
ｎ+ 拡散領域４１９が形成される。ｐ型シリコン基板４
１７の表面全面にエピタキシャル層４２１が形成され
る。これにより、ｎ+ 拡散領域４１９がｐ型シリコン基
板４１７とエピタキシャル層４２１との間に埋込まれた
構造となる。
【００１０】次にＬＯＣＯＳ（Local Oxidation of Sil
icon）法により素子分離酸化膜４１５ａがエピタキシャ
ル層４２１の表面の所定領域に形成される。またこれと
ともにうすいシリコン酸化膜４１５ｂも形成される。
icon）法により素子分離酸化膜４１５ａがエピタキシャ
ル層４２１の表面の所定領域に形成される。またこれと
ともにうすいシリコン酸化膜４１５ｂも形成される。
【００１１】次に素子分離酸化膜４１５ａによって分離
される所定領域にｐ型の不純物が注入された後、熱処理
が施される。これによって、エピタキシャル層４２１の
所定領域に、素子分離のためのｐ+ 拡散領域４２３が形
成される。
される所定領域にｐ型の不純物が注入された後、熱処理
が施される。これによって、エピタキシャル層４２１の
所定領域に、素子分離のためのｐ+ 拡散領域４２３が形
成される。
【００１２】次に、エピタキシャル層４２１の所定領域
にボロンが注入された後、熱処理が行なわれることによ
り、エピタキシャル層４２１の表面にｐ+ 拡散領域４０
１、４２５が形成される。ｐ+ 拡散領域４０１は、キャ
パシタの下部電極として形成され、ｐ+ 拡散領域４２５
は、バイポーラトランジスタのベース領域として形成さ
れる。
にボロンが注入された後、熱処理が行なわれることによ
り、エピタキシャル層４２１の表面にｐ+ 拡散領域４０
１、４２５が形成される。ｐ+ 拡散領域４０１は、キャ
パシタの下部電極として形成され、ｐ+ 拡散領域４２５
は、バイポーラトランジスタのベース領域として形成さ
れる。
【００１３】図４１を参照して、写真製版技術により、
シリコン酸化膜４１５ｂに、ｐ+ 拡散領域４０１の一部
表面を露出する開口４１５ｃが形成される。この開口４
１５ｃの開口面積により、キャパシタの対向面積が決定
される。この開口４１５ｃを通じてｐ+ 拡散領域４０１
と接するように表面全面にシリコン窒化膜４０３が堆積
される。このシリコン窒化膜４０３の表面全面にドープ
ト多結晶シリコン膜４０５が形成される。このシリコン
窒化膜４０３とドープト多結晶シリコン膜４０５とが写
真製版技術によりパターニングされる。これにより、キ
ャパシタ絶縁層４０３とキャパシタの上部電極４０５と
が各々形成される。
シリコン酸化膜４１５ｂに、ｐ+ 拡散領域４０１の一部
表面を露出する開口４１５ｃが形成される。この開口４
１５ｃの開口面積により、キャパシタの対向面積が決定
される。この開口４１５ｃを通じてｐ+ 拡散領域４０１
と接するように表面全面にシリコン窒化膜４０３が堆積
される。このシリコン窒化膜４０３の表面全面にドープ
ト多結晶シリコン膜４０５が形成される。このシリコン
窒化膜４０３とドープト多結晶シリコン膜４０５とが写
真製版技術によりパターニングされる。これにより、キ
ャパシタ絶縁層４０３とキャパシタの上部電極４０５と
が各々形成される。
【００１４】図４２を参照して、上部電極４０５を覆う
ようにシリコン酸化膜などよりなる層間絶縁膜４１３が
表面全面に形成される。この層間絶縁膜４１３に、その
上部表面が平坦となるように平坦化処理が施される。
ようにシリコン酸化膜などよりなる層間絶縁膜４１３が
表面全面に形成される。この層間絶縁膜４１３に、その
上部表面が平坦となるように平坦化処理が施される。
【００１５】図４３を参照して、平坦化された層間絶縁
膜４１３の表面上に所望の形状を有するレジストパター
ン４５０ａが形成される。このレジストパターン４５０
ａをマスクとして層間絶縁膜４１３とシリコン酸化膜４
１５ｂとがエッチング除去される。これにより、上部電
極４０５の一部表面を露出するコンタクトホール４１３
ａと、下部電極となるｐ+ 拡散領域４０１の一部表面を
露出するコンタクトホール４１３ｂと、エピタキシャル
層４２１の一部表面を露出するコンタクトホール４１３
ｃと、ｐ+ 拡散領域４２５の一部表面を露出するコンタ
クトホール４１３ｄ、４１３ｅとが各々形成される。こ
の後、レジストパターン４５０ａが除去される。
膜４１３の表面上に所望の形状を有するレジストパター
ン４５０ａが形成される。このレジストパターン４５０
ａをマスクとして層間絶縁膜４１３とシリコン酸化膜４
１５ｂとがエッチング除去される。これにより、上部電
極４０５の一部表面を露出するコンタクトホール４１３
ａと、下部電極となるｐ+ 拡散領域４０１の一部表面を
露出するコンタクトホール４１３ｂと、エピタキシャル
層４２１の一部表面を露出するコンタクトホール４１３
ｃと、ｐ+ 拡散領域４２５の一部表面を露出するコンタ
クトホール４１３ｄ、４１３ｅとが各々形成される。こ
の後、レジストパターン４５０ａが除去される。
【００１６】図４４を参照して、コンタクトホール４１
３ａ、４１３ｂ、４１３ｄを埋込むようにレジストパタ
ーン４５０ｂが形成される。この状態で、コンタクトホ
ール４１３ｃと４１３ｅを通じてＡｓ（ヒ素）イオンが
注入される。この後、レジストパターン４５０ｂが除去
される。
３ａ、４１３ｂ、４１３ｄを埋込むようにレジストパタ
ーン４５０ｂが形成される。この状態で、コンタクトホ
ール４１３ｃと４１３ｅを通じてＡｓ（ヒ素）イオンが
注入される。この後、レジストパターン４５０ｂが除去
される。
【００１７】図４５を参照して、熱処理が施され、コン
タクトホール４１３ｃ、４１３ｅを通じて注入されたイ
オンが拡散・活性化する。これにより、エピタキシャル
層４２１の表面にコレクタとなるｎ+ 拡散領域４２７
と、ｐ+ ベース拡散領域４２５の表面にエミッタとなる
ｎ+ 拡散領域４２９とが形成される。この後、表面全面
にアルミニウム層４１１がスパッタ法により形成され
る。このアルミニウム層４１１が写真製版技術によりパ
ターニングされ、これによりコンタクトホール４１３
ａ、４１３ｂ、４１３ｃ、４１３ｄ、４１３ｅを通じて
各々下層に接する配線層４１１が形成される。
タクトホール４１３ｃ、４１３ｅを通じて注入されたイ
オンが拡散・活性化する。これにより、エピタキシャル
層４２１の表面にコレクタとなるｎ+ 拡散領域４２７
と、ｐ+ ベース拡散領域４２５の表面にエミッタとなる
ｎ+ 拡散領域４２９とが形成される。この後、表面全面
にアルミニウム層４１１がスパッタ法により形成され
る。このアルミニウム層４１１が写真製版技術によりパ
ターニングされ、これによりコンタクトホール４１３
ａ、４１３ｂ、４１３ｃ、４１３ｄ、４１３ｅを通じて
各々下層に接する配線層４１１が形成される。
【００１８】
【発明が解決しようとする課題】デバイスの高集積化を
図るには、デバイス個々の平面占有面積を縮小化する必
要がある。しかし、キャパシタの平面占有面積が小さく
なると、キャパシタの電極間の対向面積が小さくなり、
結果としてキャパシタの容量が小さくなる。このキャパ
シタ容量が一定値より小さくなると、ＩＣ（Integrated
Circuit）において誤動作が生じやすくなってしまう。
図るには、デバイス個々の平面占有面積を縮小化する必
要がある。しかし、キャパシタの平面占有面積が小さく
なると、キャパシタの電極間の対向面積が小さくなり、
結果としてキャパシタの容量が小さくなる。このキャパ
シタ容量が一定値より小さくなると、ＩＣ（Integrated
Circuit）において誤動作が生じやすくなってしまう。
【００１９】キャパシタ容量を同一平面占有面積内で大
きくする手段として、キャパシタ電極間のキャパシタ絶
縁層を薄膜化する方法がある。ところがキャパシタ絶縁
層を薄膜化すると、キャパシタ電極間の耐圧が低下して
しまう。
きくする手段として、キャパシタ電極間のキャパシタ絶
縁層を薄膜化する方法がある。ところがキャパシタ絶縁
層を薄膜化すると、キャパシタ電極間の耐圧が低下して
しまう。
【００２０】一般にＩＣの内部電圧には、５Ｖ、１２Ｖ
など、様々な電圧が使用される。ＩＣに使用されるデバ
イスには、サーチ電圧が印加されることなどを考慮する
と、ＩＣの内部電圧の２倍以上の耐圧が必要とされる。
など、様々な電圧が使用される。ＩＣに使用されるデバ
イスには、サーチ電圧が印加されることなどを考慮する
と、ＩＣの内部電圧の２倍以上の耐圧が必要とされる。
【００２１】キャパシタ電極間の耐圧が、ＩＣ内部電圧
の２倍以上の耐圧より低くなると、電極間にリーク電流
が生じ、ＩＣが誤動作するようになってしまう。
の２倍以上の耐圧より低くなると、電極間にリーク電流
が生じ、ＩＣが誤動作するようになってしまう。
【００２２】従来の半導体装置におけるキャパシタ構造
では、より一層の高集積化を考慮すると、容量および耐
圧が十分であるとはいえず、集積度を向上させると誤動
作が生じやすかった。
では、より一層の高集積化を考慮すると、容量および耐
圧が十分であるとはいえず、集積度を向上させると誤動
作が生じやすかった。
【００２３】それゆえ、本発明の目的は、より高い容量
および耐圧を確保でき、それにより集積度を向上させて
も誤動作の生じ難いキャパシタ構造を提供することであ
る。
および耐圧を確保でき、それにより集積度を向上させて
も誤動作の生じ難いキャパシタ構造を提供することであ
る。
【００２４】
【課題を解決するための手段】本発明の半導体装置は、
下部電極層と、キャパシタ絶縁層と、上部電極層とを備
えている。キャパシタ絶縁層は、下部電極層上に形成さ
れている。上部電極層は、下部電極層と絶縁するように
キャパシタ絶縁層上に形成されている。また上部電極層
は、キャパシタ絶縁層に接する多結晶シリコン層と、多
結晶シリコン層上に形成されるシリサイド層とを有して
いる。
下部電極層と、キャパシタ絶縁層と、上部電極層とを備
えている。キャパシタ絶縁層は、下部電極層上に形成さ
れている。上部電極層は、下部電極層と絶縁するように
キャパシタ絶縁層上に形成されている。また上部電極層
は、キャパシタ絶縁層に接する多結晶シリコン層と、多
結晶シリコン層上に形成されるシリサイド層とを有して
いる。
【００２５】本発明の好ましい一の局面に従う半導体装
置は、主表面を有する半導体基板をさらに備えている。
また下部電極層は、不純物が導入された第２の多結晶シ
リコン層を有し、かつ半導体基板の主表面上に形成され
ている。
置は、主表面を有する半導体基板をさらに備えている。
また下部電極層は、不純物が導入された第２の多結晶シ
リコン層を有し、かつ半導体基板の主表面上に形成され
ている。
【００２６】本発明の好ましい他の局面に従う半導体装
置では、下部電極層は、不純物が導入された第２の多結
晶シリコン層上に形成された第２のシリサイド層を有し
ている。
置では、下部電極層は、不純物が導入された第２の多結
晶シリコン層上に形成された第２のシリサイド層を有し
ている。
【００２７】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層はシリコン窒化膜と、
そのシリコン窒化膜上に形成された第１のシリコン酸化
膜とを有している。
導体装置では、キャパシタ絶縁層はシリコン窒化膜と、
そのシリコン窒化膜上に形成された第１のシリコン酸化
膜とを有している。
【００２８】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層は、下部電極層とシリ
コン窒化膜との間に形成された第２のシリコン酸化膜を
有している。
導体装置では、キャパシタ絶縁層は、下部電極層とシリ
コン窒化膜との間に形成された第２のシリコン酸化膜を
有している。
【００２９】本発明の好ましいさらに他の局面に従う半
導体装置は、上部電極層に接続された配線層をさらに備
えている。また配線層は、シリサイド層に電気的に接続
されたバリア層とアルミニウムを含む層とを有してい
る。バリア層は、シリサイド層とアルミニウムを含む層
との間に形成されている。
導体装置は、上部電極層に接続された配線層をさらに備
えている。また配線層は、シリサイド層に電気的に接続
されたバリア層とアルミニウムを含む層とを有してい
る。バリア層は、シリサイド層とアルミニウムを含む層
との間に形成されている。
【００３０】本発明の半導体装置の製造方法は、以下の
工程を備えている。まず下部電極層が形成される。そし
て下部電極層上にキャパシタ絶縁層が形成される。そし
て下部電極層と絶縁するようにキャパシタ絶縁層上に上
部電極層が形成される。この上部電極層を形成する工程
は、キャパシタ絶縁層に接するように多結晶シリコン層
を形成する工程と、多結晶シリコン層上にシリサイド層
を形成する工程とを有する。
工程を備えている。まず下部電極層が形成される。そし
て下部電極層上にキャパシタ絶縁層が形成される。そし
て下部電極層と絶縁するようにキャパシタ絶縁層上に上
部電極層が形成される。この上部電極層を形成する工程
は、キャパシタ絶縁層に接するように多結晶シリコン層
を形成する工程と、多結晶シリコン層上にシリサイド層
を形成する工程とを有する。
【００３１】
【作用】本願発明者らは、鋭意検討した結果、キャパシ
タを構成する上部電極層が多結晶シリコン層とシリサイ
ド層とを有することにより、従来のキャパシタに比べて
優れた容量および耐圧を有するキャパシタが得られるこ
とを見出した。
タを構成する上部電極層が多結晶シリコン層とシリサイ
ド層とを有することにより、従来のキャパシタに比べて
優れた容量および耐圧を有するキャパシタが得られるこ
とを見出した。
【００３２】本発明の半導体装置では、キャパシタを構
成する上部電極層が、キャパシタ絶縁層に接する多結晶
シリコン層と、多結晶シリコン層上に形成されるシリサ
イド層とを有している。このため、従来のキャパシタよ
り優れた容量および耐圧を有するキャパシタを得ること
ができる。したがって、集積度を向上させても誤動作の
生じ難いキャパシタを得ることができる。
成する上部電極層が、キャパシタ絶縁層に接する多結晶
シリコン層と、多結晶シリコン層上に形成されるシリサ
イド層とを有している。このため、従来のキャパシタよ
り優れた容量および耐圧を有するキャパシタを得ること
ができる。したがって、集積度を向上させても誤動作の
生じ難いキャパシタを得ることができる。
【００３３】本発明の好ましい局面に従う半導体装置で
は、下部電極層は不純物が導入された第２の多結晶シリ
コン層を有している。不純物が導入された第２の多結晶
シリコン層は主に配線層などと同一プロセスで形成され
る。配線層などでは配線抵抗が低い方が好ましいため、
第２の多結晶シリコン層中に不純物を最大限注入でき
る。第２の多結晶シリコン中の不純物濃度を高くするこ
とができるため、上部および下部電極層間に高い電圧を
印加しても、下部電極層に空乏層が生じることは抑制さ
れる。このため、電極間に高い電圧を印加してもキャパ
シタの容量を高く維持することができる。
は、下部電極層は不純物が導入された第２の多結晶シリ
コン層を有している。不純物が導入された第２の多結晶
シリコン層は主に配線層などと同一プロセスで形成され
る。配線層などでは配線抵抗が低い方が好ましいため、
第２の多結晶シリコン層中に不純物を最大限注入でき
る。第２の多結晶シリコン中の不純物濃度を高くするこ
とができるため、上部および下部電極層間に高い電圧を
印加しても、下部電極層に空乏層が生じることは抑制さ
れる。このため、電極間に高い電圧を印加してもキャパ
シタの容量を高く維持することができる。
【００３４】本発明の好ましい他の局面に従う半導体装
置では、下部電極層が、不純物が導入された第２の多結
晶シリコン層と第２のシリサイド層とから形成されてい
るため、ドープト多結晶シリコン膜単層よりなる場合に
比較して、下部電極層全体のシート抵抗値を低く設定す
ることができる。このため、より一層キャパシタ容量の
増大に寄与できるキャパシタを得ることができる。
置では、下部電極層が、不純物が導入された第２の多結
晶シリコン層と第２のシリサイド層とから形成されてい
るため、ドープト多結晶シリコン膜単層よりなる場合に
比較して、下部電極層全体のシート抵抗値を低く設定す
ることができる。このため、より一層キャパシタ容量の
増大に寄与できるキャパシタを得ることができる。
【００３５】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層がシリコン窒化膜と第
１のシリコン酸化膜とを有している。シリコン窒化膜は
シリコン酸化膜より比誘電率が高い。このため、シリコ
ン窒化膜をキャパシタ絶縁層に用いると、シリコン酸化
膜をキャパシタ絶縁層に用いた場合に比較して、高いキ
ャパシタ容量を得ることができる。一方、シリコン酸化
膜は、シリコン窒化膜よりリーク電流を生じ難い。この
ため、シリコン酸化膜をキャパシタ絶縁層に用いると、
シリコン窒化膜をキャパシタ絶縁層に用いた場合に比較
して、高いキャパシタ耐圧を得ることができる。したが
って、キャパシタ絶縁層がシリコン窒化膜と第１のシリ
コン酸化膜とを有しているため、高いキャパシタ容量お
よびキャパシタ耐圧を有するキャパシタを得ることがで
きる。
導体装置では、キャパシタ絶縁層がシリコン窒化膜と第
１のシリコン酸化膜とを有している。シリコン窒化膜は
シリコン酸化膜より比誘電率が高い。このため、シリコ
ン窒化膜をキャパシタ絶縁層に用いると、シリコン酸化
膜をキャパシタ絶縁層に用いた場合に比較して、高いキ
ャパシタ容量を得ることができる。一方、シリコン酸化
膜は、シリコン窒化膜よりリーク電流を生じ難い。この
ため、シリコン酸化膜をキャパシタ絶縁層に用いると、
シリコン窒化膜をキャパシタ絶縁層に用いた場合に比較
して、高いキャパシタ耐圧を得ることができる。したが
って、キャパシタ絶縁層がシリコン窒化膜と第１のシリ
コン酸化膜とを有しているため、高いキャパシタ容量お
よびキャパシタ耐圧を有するキャパシタを得ることがで
きる。
【００３６】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層が、下部電極層とシリ
コン窒化膜との間に形成された第２のシリコン酸化膜を
有するため、第１のシリコン酸化膜により上部電極層付
近でのリーク電流の発生を防止できるとともに、第２の
シリコン酸化膜により下部電極層付近のリーク電流の発
生をも防止することができる。したがって、より一層キ
ャパシタ耐圧に優れたキャパシタを得ることができる。
導体装置では、キャパシタ絶縁層が、下部電極層とシリ
コン窒化膜との間に形成された第２のシリコン酸化膜を
有するため、第１のシリコン酸化膜により上部電極層付
近でのリーク電流の発生を防止できるとともに、第２の
シリコン酸化膜により下部電極層付近のリーク電流の発
生をも防止することができる。したがって、より一層キ
ャパシタ耐圧に優れたキャパシタを得ることができる。
【００３７】本発明の好ましいさらに他の局面に従う半
導体装置では、配線層は、シリサイド層とアルミニウム
を含む層との間に形成されたバリア層を有しているた
め、アルミニウムを含む層とシリコンを含む層とが直接
接触することにより生ずるアロイスパイクを防止するこ
とが可能となる。
導体装置では、配線層は、シリサイド層とアルミニウム
を含む層との間に形成されたバリア層を有しているた
め、アルミニウムを含む層とシリコンを含む層とが直接
接触することにより生ずるアロイスパイクを防止するこ
とが可能となる。
【００３８】本発明の半導体装置の製造方法では、優れ
たキャパシタ容量および耐圧を有するキャパシタを製造
することができる。
たキャパシタ容量および耐圧を有するキャパシタを製造
することができる。
【００３９】
【実施例】本願発明者らは、優れた容量および耐圧を有
するキャパシタを得るべく、以下の実験を行なった。
するキャパシタを得るべく、以下の実験を行なった。
【００４０】まず図１（ａ）、（ｂ）に示す実験サンプ
ル（Ａ）および（Ｂ）を準備した。図１（ａ）、（ｂ）
は、実験サンプル（Ａ）および（Ｂ）の構成を概略的に
示す断面図である。図１（ａ）を参照して、実験サンプ
ル（Ａ）では、キャパシタを構成する上部電極が、不純
物の導入されていない多結晶シリコン膜（以下、ノンド
ープト多結晶シリコン膜とする）と、シリサイド膜とか
らなっている。
ル（Ａ）および（Ｂ）を準備した。図１（ａ）、（ｂ）
は、実験サンプル（Ａ）および（Ｂ）の構成を概略的に
示す断面図である。図１（ａ）を参照して、実験サンプ
ル（Ａ）では、キャパシタを構成する上部電極が、不純
物の導入されていない多結晶シリコン膜（以下、ノンド
ープト多結晶シリコン膜とする）と、シリサイド膜とか
らなっている。
【００４１】具体的には、ｐ型シリコン基板１９の表面
上に下部電極となるｐ+ 拡散領域１が形成されている。
このｐ+ 拡散領域１の素子分離酸化膜１５によって分離
された表面と接するように、シリコン窒化膜（Ｓｉ3 Ｎ
4 ）よりなるキャパシタ絶縁層３が形成されている。こ
のキャパシタ絶縁層３上に、ノンドープト多結晶シリコ
ン膜５とチタンシリサイド（ＴｉＳｉ2 ）層７とからな
る上部電極が形成されている。
上に下部電極となるｐ+ 拡散領域１が形成されている。
このｐ+ 拡散領域１の素子分離酸化膜１５によって分離
された表面と接するように、シリコン窒化膜（Ｓｉ3 Ｎ
4 ）よりなるキャパシタ絶縁層３が形成されている。こ
のキャパシタ絶縁層３上に、ノンドープト多結晶シリコ
ン膜５とチタンシリサイド（ＴｉＳｉ2 ）層７とからな
る上部電極が形成されている。
【００４２】この上部電極５、７を覆うようにシリコン
酸化膜よりなる絶縁膜１３が形成されている。この絶縁
膜１３には、チタンシリサイド層７の一部表面に達する
開口１３ａが形成されている。この開口１３ａを通じて
チタンシリサイド層７に接するように窒化チタン（Ｔｉ
Ｎ）膜９が形成されている。この窒化チタン膜９の表面
上にはアルミニウム・シリコン（ＡｌＳｉ）膜１１が形
成されている。
酸化膜よりなる絶縁膜１３が形成されている。この絶縁
膜１３には、チタンシリサイド層７の一部表面に達する
開口１３ａが形成されている。この開口１３ａを通じて
チタンシリサイド層７に接するように窒化チタン（Ｔｉ
Ｎ）膜９が形成されている。この窒化チタン膜９の表面
上にはアルミニウム・シリコン（ＡｌＳｉ）膜１１が形
成されている。
【００４３】またｐ型シリコン基板１９の裏面上にはチ
タンとニッケルと金との３層構造（Ｔｉ／Ｎｉ／Ａｕ）
よりなる導電層１７が形成されている。
タンとニッケルと金との３層構造（Ｔｉ／Ｎｉ／Ａｕ）
よりなる導電層１７が形成されている。
【００４４】下部電極となるｐ+ 拡散領域１は、ρ（シ
ート抵抗）＝４０Ω／□となるように設定されており、
上部電極のノンドープト多結晶シリコン膜５は、１５０
０Åの膜厚で形成され、チタンシリサイド膜７は６５０
Åの膜厚で形成される。また、窒化チタン層９とアルミ
ニウム・シリコン膜１１とは各々１０００Å、６５００
Åの膜厚で形成される。
ート抵抗）＝４０Ω／□となるように設定されており、
上部電極のノンドープト多結晶シリコン膜５は、１５０
０Åの膜厚で形成され、チタンシリサイド膜７は６５０
Åの膜厚で形成される。また、窒化チタン層９とアルミ
ニウム・シリコン膜１１とは各々１０００Å、６５００
Åの膜厚で形成される。
【００４５】次に図１（ｂ）を参照して、実験サンプル
（Ｂ）では、キャパシタを構成する上部電極がドープト
多結晶シリコン膜単層よりなっている。
（Ｂ）では、キャパシタを構成する上部電極がドープト
多結晶シリコン膜単層よりなっている。
【００４６】具体的には、実験サンプル（Ｂ）の上部電
極はドープト多結晶シリコン膜５５単層よりなってお
り、その膜厚は１５００Åである。また配線層はアルミ
ニウム・シリコン膜６１単層よりなっており、その膜厚
は６５００Åである。
極はドープト多結晶シリコン膜５５単層よりなってお
り、その膜厚は１５００Åである。また配線層はアルミ
ニウム・シリコン膜６１単層よりなっており、その膜厚
は６５００Åである。
【００４７】上部電極を構成するドープト多結晶シリコ
ン膜５５は、ノンドープト多結晶シリコン膜が形成され
た後、シート抵抗ρ＝２５±３Ω／□となるようにリン
（Ｐ）が導入されている。
ン膜５５は、ノンドープト多結晶シリコン膜が形成され
た後、シート抵抗ρ＝２５±３Ω／□となるようにリン
（Ｐ）が導入されている。
【００４８】なお、この上部電極および配線層以外の構
成については実験サンプル（Ａ）とほぼ同様であるため
その説明を省略する。
成については実験サンプル（Ａ）とほぼ同様であるため
その説明を省略する。
【００４９】上記の構成を有する実験サンプル（Ａ）お
よび（Ｂ）の各々について耐圧および容量の測定を行な
った。
よび（Ｂ）の各々について耐圧および容量の測定を行な
った。
【００５０】耐圧および容量の測定方法は以下のとおり
である。まずｐ型シリコン基板１９の裏面に形成された
導電層１７を接地状態として、アルミニウム・シリコン
膜１１、６１に電圧を印加した。このときキャパシタ絶
縁層３に流れるリーク電流値Ｉを測定し、リーク電流値
Ｉが１００ＰＡとなったときの印加電圧とキャパシタ間
に蓄積された容量とを測定した。
である。まずｐ型シリコン基板１９の裏面に形成された
導電層１７を接地状態として、アルミニウム・シリコン
膜１１、６１に電圧を印加した。このときキャパシタ絶
縁層３に流れるリーク電流値Ｉを測定し、リーク電流値
Ｉが１００ＰＡとなったときの印加電圧とキャパシタ間
に蓄積された容量とを測定した。
【００５１】なお、実験サンプル（Ａ）については、キ
ャパシタ絶縁層３の膜厚を２００Å、３００Å、６００
Åとして、その各膜厚での印加電圧（キャパシタ耐圧）
と容量とを測定した。
ャパシタ絶縁層３の膜厚を２００Å、３００Å、６００
Åとして、その各膜厚での印加電圧（キャパシタ耐圧）
と容量とを測定した。
【００５２】また実験サンプル（Ｂ）については、キャ
パシタ絶縁層３の膜厚を１００Å、２００Å、３００Å
として、その各膜厚での印加電圧（キャパシタ耐圧）と
容量とを測定した。
パシタ絶縁層３の膜厚を１００Å、２００Å、３００Å
として、その各膜厚での印加電圧（キャパシタ耐圧）と
容量とを測定した。
【００５３】上記の測定結果を図２に示す。図２は、実
験サンプル（Ａ）および（Ｂ）のキャパシタ耐圧と容量
との測定結果を示すグラフである。図２を参照して、●
印で示す実験サンプル（Ａ）の方が、○印で示す実験サ
ンプル（Ｂ）に比較してキャパシタ耐圧および容量の点
で優れていることがわかる。この実験結果は以下のよう
に説明される。
験サンプル（Ａ）および（Ｂ）のキャパシタ耐圧と容量
との測定結果を示すグラフである。図２を参照して、●
印で示す実験サンプル（Ａ）の方が、○印で示す実験サ
ンプル（Ｂ）に比較してキャパシタ耐圧および容量の点
で優れていることがわかる。この実験結果は以下のよう
に説明される。
【００５４】従来のキャパシタ構造では、上部電極がド
ープト多結晶シリコン膜よりなっている。このドープト
多結晶シリコン膜中の不純物が後工程における熱処理な
どによって、キャパシタ絶縁層中に拡散し、キャパシタ
絶縁層の膜質を劣化させたため、キャパシタ容量および
耐圧が低くなると考えられる。
ープト多結晶シリコン膜よりなっている。このドープト
多結晶シリコン膜中の不純物が後工程における熱処理な
どによって、キャパシタ絶縁層中に拡散し、キャパシタ
絶縁層の膜質を劣化させたため、キャパシタ容量および
耐圧が低くなると考えられる。
【００５５】また、ドープト多結晶シリコン膜の方がノ
ンドープト多結晶シリコン膜より、一般にグレインサイ
ズが大きい。このため、上部電極にドープト多結晶シリ
コン膜を用いた場合、キャパシタに電荷などが蓄積され
ると上部電極に電界のむらが生じ、これによりキャパシ
タ容量および耐圧が低くなると考えられる。
ンドープト多結晶シリコン膜より、一般にグレインサイ
ズが大きい。このため、上部電極にドープト多結晶シリ
コン膜を用いた場合、キャパシタに電荷などが蓄積され
ると上部電極に電界のむらが生じ、これによりキャパシ
タ容量および耐圧が低くなると考えられる。
【００５６】以上の実験結果から、キャパシタの上部電
極にノンドープト多結晶シリコン膜とシリサイド層との
積層構造を用いることにより、上部電極にドープト多結
晶シリコン膜を用いた場合よりも、キャパシタ耐圧およ
び容量に優れたキャパシタを得られることが判明した。
極にノンドープト多結晶シリコン膜とシリサイド層との
積層構造を用いることにより、上部電極にドープト多結
晶シリコン膜を用いた場合よりも、キャパシタ耐圧およ
び容量に優れたキャパシタを得られることが判明した。
【００５７】以下に示す本発明の各実施例は、以上の知
見に基づいてなされている。実施例１ 図３は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。図３を参照して、本実
施例の半導体装置の構成は、図３９に示す従来の構成
と、キャパシタを構成する上部電極および配線層の構成
が異なる。
見に基づいてなされている。実施例１ 図３は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。図３を参照して、本実
施例の半導体装置の構成は、図３９に示す従来の構成
と、キャパシタを構成する上部電極および配線層の構成
が異なる。
【００５８】上部電極は、キャパシタ絶縁層１０３に接
するノンドープト多結晶シリコン膜１０５と、このノン
ドープト多結晶シリコン膜１０５上に形成されるたとえ
ばチタンシリサイドなどのシリサイド層１０７ａとを有
している。このシリサイド層１０７ａは、たとえばチタ
ンシリサイド（ＴｉＳｉ2 ）よりなっている。
するノンドープト多結晶シリコン膜１０５と、このノン
ドープト多結晶シリコン膜１０５上に形成されるたとえ
ばチタンシリサイドなどのシリサイド層１０７ａとを有
している。このシリサイド層１０７ａは、たとえばチタ
ンシリサイド（ＴｉＳｉ2 ）よりなっている。
【００５９】また配線層は、開口１１３ａを通じてシリ
サイド層１０７ａに接するバリア層１０９と、このバリ
ア層１０９上に形成されるアルミニウム層１１１とを有
している。このバリア層１０９は、たとえば窒化チタン
（ＴｉＮ）よりなっている。またバリア層１０９がｐ+
拡散領域１０１と接する領域には、たとえばチタンシリ
サイドよりなるシリサイド層１０７ｂが形成されてい
る。
サイド層１０７ａに接するバリア層１０９と、このバリ
ア層１０９上に形成されるアルミニウム層１１１とを有
している。このバリア層１０９は、たとえば窒化チタン
（ＴｉＮ）よりなっている。またバリア層１０９がｐ+
拡散領域１０１と接する領域には、たとえばチタンシリ
サイドよりなるシリサイド層１０７ｂが形成されてい
る。
【００６０】なお、キャパシタ絶縁層１０３はシリコン
窒化膜単層に限られず、シリコン窒化膜とシリコン酸化
膜の積層構造であってもよい。またアルミニウム層１１
１は、アルミニウム・シリコン層よりなっていてもよ
い。
窒化膜単層に限られず、シリコン窒化膜とシリコン酸化
膜の積層構造であってもよい。またアルミニウム層１１
１は、アルミニウム・シリコン層よりなっていてもよ
い。
【００６１】次に、本実施例の半導体装置をバイポーラ
トランジスタとともに製造する場合について説明する。
トランジスタとともに製造する場合について説明する。
【００６２】図４〜図１０は、本発明の第１の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず本実施例の製造方法は、図４０に示す従来
の製造方法の工程を経る。
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず本実施例の製造方法は、図４０に示す従来
の製造方法の工程を経る。
【００６３】次に図４を参照して、下部電極となるｐ+
拡散領域１０１の一部表面が露出するように、シリコン
酸化膜１１５ｂに開口１１５ｃが写真製版技術により形
成される。この開口１１５ｃを通じてｐ+ 拡散領域１０
１の一部表面と接するように表面全面にシリコン窒化膜
１０３が形成される。このシリコン窒化膜１０３の表面
全面にたとえばＣＶＤ（Chemical Vapor Deposition ）
法によりノンドープト多結晶シリコン膜１０５が形成さ
れる。この後、ノンドープト多結晶シリコン膜１０５と
シリコン窒化膜１０３とが写真製版技術により所望の形
状にパターニングされる。
拡散領域１０１の一部表面が露出するように、シリコン
酸化膜１１５ｂに開口１１５ｃが写真製版技術により形
成される。この開口１１５ｃを通じてｐ+ 拡散領域１０
１の一部表面と接するように表面全面にシリコン窒化膜
１０３が形成される。このシリコン窒化膜１０３の表面
全面にたとえばＣＶＤ（Chemical Vapor Deposition ）
法によりノンドープト多結晶シリコン膜１０５が形成さ
れる。この後、ノンドープト多結晶シリコン膜１０５と
シリコン窒化膜１０３とが写真製版技術により所望の形
状にパターニングされる。
【００６４】図５を参照して、ノンドープト多結晶シリ
コン膜１０５を覆うようにシリコン酸化膜１１３が形成
される。このシリコン酸化膜１１３には平坦化処理が施
され、上部表面が平坦化された層間絶縁膜１１３が形成
される。
コン膜１０５を覆うようにシリコン酸化膜１１３が形成
される。このシリコン酸化膜１１３には平坦化処理が施
され、上部表面が平坦化された層間絶縁膜１１３が形成
される。
【００６５】図６を参照して、層間絶縁膜１１３の表面
上に所望の形状を有するレジストパターン１５０ａが形
成される。このレジストパターン１５０ａをマスクとし
て層間絶縁膜１１３およびシリコン酸化膜１１５ｂに異
方性エッチングが施される。このエッチングにより、ノ
ンドープト多結晶シリコン膜１０５の一部表面を露出す
るコンタクトホール１１３ａと、ｐ+ 拡散領域１０１の
一部表面を露出するコンタクトホール１１３ｂと、エピ
タキシャル層１２１の一部表面を露出するコンタクトホ
ール１１３ｃと、ｐ+ 拡散領域１２５の一部表面を露出
するコンタクトホール１１３ｄ、１１３ｅとが各々形成
される。この後、レジストパターン１５０ａが除去され
る。
上に所望の形状を有するレジストパターン１５０ａが形
成される。このレジストパターン１５０ａをマスクとし
て層間絶縁膜１１３およびシリコン酸化膜１１５ｂに異
方性エッチングが施される。このエッチングにより、ノ
ンドープト多結晶シリコン膜１０５の一部表面を露出す
るコンタクトホール１１３ａと、ｐ+ 拡散領域１０１の
一部表面を露出するコンタクトホール１１３ｂと、エピ
タキシャル層１２１の一部表面を露出するコンタクトホ
ール１１３ｃと、ｐ+ 拡散領域１２５の一部表面を露出
するコンタクトホール１１３ｄ、１１３ｅとが各々形成
される。この後、レジストパターン１５０ａが除去され
る。
【００６６】図７を参照して、コンタクトホール１１３
ａ、１１３ｂ、１１３ｄの各々がレジストパターン１５
０ｂにより埋込まれる。この状態で、コンタクトホール
１１３ｃおよび１１３ｅを通じてヒ素などのｎ型不純物
が注入される。この後、レジストパターン１５０ｂが除
去される。
ａ、１１３ｂ、１１３ｄの各々がレジストパターン１５
０ｂにより埋込まれる。この状態で、コンタクトホール
１１３ｃおよび１１３ｅを通じてヒ素などのｎ型不純物
が注入される。この後、レジストパターン１５０ｂが除
去される。
【００６７】図８を参照して、１０５０℃の温度で熱処
理を窒素雰囲気中で２０分間行なうことにより、注入さ
れたｎ型不純物が拡散・活性化する。これにより、エピ
タキシャル層１２１の表面にｎ型コレクタ領域１２７
が、ｐ+ 拡散領域１２５の表面にはｎ型エミッタ領域１
２９が各々形成される。この後、表面全面にチタン（Ｔ
ｉ）膜１０９がスパッタ法により形成される。
理を窒素雰囲気中で２０分間行なうことにより、注入さ
れたｎ型不純物が拡散・活性化する。これにより、エピ
タキシャル層１２１の表面にｎ型コレクタ領域１２７
が、ｐ+ 拡散領域１２５の表面にはｎ型エミッタ領域１
２９が各々形成される。この後、表面全面にチタン（Ｔ
ｉ）膜１０９がスパッタ法により形成される。
【００６８】図９を参照して、８２０℃の温度で窒素雰
囲気中で３０秒間アニールが行なわれる。これにより、
チタン膜１０９がシリコンと接する部分には、チタンシ
リサイド層１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、
１０７ｅが形成され、それ以外のところは窒化チタン層
１０９となる。
囲気中で３０秒間アニールが行なわれる。これにより、
チタン膜１０９がシリコンと接する部分には、チタンシ
リサイド層１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、
１０７ｅが形成され、それ以外のところは窒化チタン層
１０９となる。
【００６９】図１０を参照して、表面全面にアルミニウ
ム・シリコン層１１１がスパッタ法により形成される。
この後、アルミニウム・シリコン層１１１と窒化チタン
層１０９とが写真製版技術によってパターニングされ、
各コンタクトホール１１３ａ、１１３ｂ、１１３ｃ、１
１３ｄ、１１３ｅを通じて各下層と接する配線層１０
９、１１１が形成される。
ム・シリコン層１１１がスパッタ法により形成される。
この後、アルミニウム・シリコン層１１１と窒化チタン
層１０９とが写真製版技術によってパターニングされ、
各コンタクトホール１１３ａ、１１３ｂ、１１３ｃ、１
１３ｄ、１１３ｅを通じて各下層と接する配線層１０
９、１１１が形成される。
【００７０】本実施例では、キャパシタを構成する上部
電極がノンドープト多結晶シリコン膜１０５とシリサイ
ド層１０７ａとからなっている。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
に比較して優れた耐圧および容量を有する。したがっ
て、本実施例のキャパシタ構造であれば、集積度を向上
させても誤動作が生じ難い。
電極がノンドープト多結晶シリコン膜１０５とシリサイ
ド層１０７ａとからなっている。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
に比較して優れた耐圧および容量を有する。したがっ
て、本実施例のキャパシタ構造であれば、集積度を向上
させても誤動作が生じ難い。
【００７１】本実施例においてはキャパシタを構成する
下部電極が、基板表面に形成された不純物領域１０１で
ある場合について説明したが、下部電極は不純物領域に
限られず、ドープト多結晶シリコン膜よりなっていても
よい。以下、下部電極がドープト多結晶シリコン膜より
なる実施例について説明する。
下部電極が、基板表面に形成された不純物領域１０１で
ある場合について説明したが、下部電極は不純物領域に
限られず、ドープト多結晶シリコン膜よりなっていても
よい。以下、下部電極がドープト多結晶シリコン膜より
なる実施例について説明する。
【００７２】実施例２ 図１１は、本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。図１１を参照して、
本実施例のキャパシタを構成する下部電極は、ドープト
多結晶シリコン膜２０１ａよりなっている。
構成を概略的に示す断面図である。図１１を参照して、
本実施例のキャパシタを構成する下部電極は、ドープト
多結晶シリコン膜２０１ａよりなっている。
【００７３】具体的には、ｐ型シリコン基板２１７の表
面上にエピタキシャル層２２１が形成されている。エピ
タキシャル層２２１の表面上に素子分離酸化膜などの絶
縁膜２１５が形成されている。絶縁膜２１５の表面上
に、下部電極となるドープト多結晶シリコン膜２０１ａ
がパターニングされて形成されている。このノンドープ
ト多結晶シリコン膜２０１ａの一部表面上にキャパシタ
絶縁層となるシリコン窒化膜２０３ａとシリコン酸化膜
２０３ｂとが積層して形成されている。シリコン酸化膜
２０３ｂの表面上には、上部電極２０５、２０７ａが形
成されている。
面上にエピタキシャル層２２１が形成されている。エピ
タキシャル層２２１の表面上に素子分離酸化膜などの絶
縁膜２１５が形成されている。絶縁膜２１５の表面上
に、下部電極となるドープト多結晶シリコン膜２０１ａ
がパターニングされて形成されている。このノンドープ
ト多結晶シリコン膜２０１ａの一部表面上にキャパシタ
絶縁層となるシリコン窒化膜２０３ａとシリコン酸化膜
２０３ｂとが積層して形成されている。シリコン酸化膜
２０３ｂの表面上には、上部電極２０５、２０７ａが形
成されている。
【００７４】上部電極は、ノンドープト多結晶シリコン
膜２０５と、シリサイド層２０７ａとを有している。ノ
ンドープト多結晶シリコン膜２０５は、シリコン酸化膜
２０３ｂの表面上に形成されている。またシリサイド層
２０７ａは、ノンドープト多結晶シリコン膜２０５の一
部表面に形成されている。
膜２０５と、シリサイド層２０７ａとを有している。ノ
ンドープト多結晶シリコン膜２０５は、シリコン酸化膜
２０３ｂの表面上に形成されている。またシリサイド層
２０７ａは、ノンドープト多結晶シリコン膜２０５の一
部表面に形成されている。
【００７５】また、下部電極であるドープト多結晶シリ
コン膜２０１ａの一部表面には、シリサイド層２０７ｂ
が形成されている。
コン膜２０１ａの一部表面には、シリサイド層２０７ｂ
が形成されている。
【００７６】ノンドープト多結晶シリコン膜２０５とド
ープト多結晶シリコン膜２０１ａとを覆うようにシリコ
ン酸化膜よりなる層間絶縁膜２１３が形成されている。
層間絶縁膜２１３には、上部電極の一部表面に達するコ
ンタクトホール２１３ａと、下部電極２０１ａの一部表
面に達するコンタクトホール２１３ｂとが形成されてい
る。
ープト多結晶シリコン膜２０１ａとを覆うようにシリコ
ン酸化膜よりなる層間絶縁膜２１３が形成されている。
層間絶縁膜２１３には、上部電極の一部表面に達するコ
ンタクトホール２１３ａと、下部電極２０１ａの一部表
面に達するコンタクトホール２１３ｂとが形成されてい
る。
【００７７】コンタクトホール２１３ａと２１３ｂの各
々を通じて下層のシリサイド層２０７ａ、２０７ｂに接
するように配線層２０９、２１１がパターニングされて
形成されている。
々を通じて下層のシリサイド層２０７ａ、２０７ｂに接
するように配線層２０９、２１１がパターニングされて
形成されている。
【００７８】配線層は、たとえば窒化チタンよりなるバ
リア層２０９と、アルミニウム・シリコン層２１１とを
有している。バリア層２０９は、各コンタクトホール２
０７ａ、２０７ｂを通じてシリサイド層２０７ａ、２０
７ｂに接するように形成されている。またアルミニウム
・シリコン層２１１は、このバリア層２０９の表面上に
形成されている。
リア層２０９と、アルミニウム・シリコン層２１１とを
有している。バリア層２０９は、各コンタクトホール２
０７ａ、２０７ｂを通じてシリサイド層２０７ａ、２０
７ｂに接するように形成されている。またアルミニウム
・シリコン層２１１は、このバリア層２０９の表面上に
形成されている。
【００７９】次に本実施例の半導体装置をバイポーラト
ランジスタとともに製造する場合について説明する。
ランジスタとともに製造する場合について説明する。
【００８０】図１２〜図１７は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１２を参照して、ｐ型シリコン基板２
１７の所定表面にたとえばアンチモン（Ｓｂ）などのｎ
型不純物が注入される。この後、熱処理が施されてｐ型
シリコン基板２１７の一部表面にｎ+ 拡散領域２１９が
形成される。この後、ｐ型シリコン基板２１７の表面全
面にエピタキシャル層２２１が形成される。これによ
り、ｎ+ 拡散領域２１９が、ｐ型シリコン基板２１７と
エピタキシャル層２２１との間に埋込まれた構造とな
る。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１２を参照して、ｐ型シリコン基板２
１７の所定表面にたとえばアンチモン（Ｓｂ）などのｎ
型不純物が注入される。この後、熱処理が施されてｐ型
シリコン基板２１７の一部表面にｎ+ 拡散領域２１９が
形成される。この後、ｐ型シリコン基板２１７の表面全
面にエピタキシャル層２２１が形成される。これによ
り、ｎ+ 拡散領域２１９が、ｐ型シリコン基板２１７と
エピタキシャル層２２１との間に埋込まれた構造とな
る。
【００８１】この後、たとえばＬＯＣＯＳ法を用いて素
子分離酸化膜２１５ａおよび薄いシリコン酸化膜２１５
ｂが形成される。エピタキシャル成長層の所定領域にｐ
型不純物が導入されることにより、素子分離のためのｐ
+ 拡散領域２２３が形成される。
子分離酸化膜２１５ａおよび薄いシリコン酸化膜２１５
ｂが形成される。エピタキシャル成長層の所定領域にｐ
型不純物が導入されることにより、素子分離のためのｐ
+ 拡散領域２２３が形成される。
【００８２】ｎ+ 拡散領域２１９の上方に位置するエピ
タキシャル層２２１の表面にｐ型の不純物が注入された
後、熱処理が行なわれる。これによって、バイポーラト
ランジスタのベース領域となるｐ+ 拡散領域２２５が形
成される。
タキシャル層２２１の表面にｐ型の不純物が注入された
後、熱処理が行なわれる。これによって、バイポーラト
ランジスタのベース領域となるｐ+ 拡散領域２２５が形
成される。
【００８３】写真製版技術により、エピタキシャル層２
２１およびｐ+ 拡散領域２２５の上方に位置する薄いシ
リコン酸化膜２１５ｂに選択的に開口２１５ｃ、２１５
ｄが各々形成され、ｎ型不純物が注入される。この後、
１０５０℃の温度で、窒化雰囲気中で２０分間の熱処理
が行なわれる。これによって、エピタキシャル層２２１
の所定領域およびｐ+ 拡散領域２２５の所定領域に、バ
イポーラトランジスタのコレクタおよびエミッタ領域と
なるｎ+ 拡散領域２２７、２２９が形成される。
２１およびｐ+ 拡散領域２２５の上方に位置する薄いシ
リコン酸化膜２１５ｂに選択的に開口２１５ｃ、２１５
ｄが各々形成され、ｎ型不純物が注入される。この後、
１０５０℃の温度で、窒化雰囲気中で２０分間の熱処理
が行なわれる。これによって、エピタキシャル層２２１
の所定領域およびｐ+ 拡散領域２２５の所定領域に、バ
イポーラトランジスタのコレクタおよびエミッタ領域と
なるｎ+ 拡散領域２２７、２２９が形成される。
【００８４】この開口２１５ｃ、２１５ｄの各々を通じ
てｎ+ 拡散領域２２７、２２９の各々に接するように表
面全面にＣＶＤ法により多結晶シリコン膜が形成され
る。この多結晶シリコン膜にｎ型の不純物が注入され、
熱処理が行なわれてドープト多結晶シリコン膜とされ
る。このドープト多結晶シリコン膜が写真製版技術によ
ってパターニングされて、キャパシタの下部電極２０１
ａと、コレクタ電極層２０１ｂと、エミッタ電極層２０
１ｃとが形成される。
てｎ+ 拡散領域２２７、２２９の各々に接するように表
面全面にＣＶＤ法により多結晶シリコン膜が形成され
る。この多結晶シリコン膜にｎ型の不純物が注入され、
熱処理が行なわれてドープト多結晶シリコン膜とされ
る。このドープト多結晶シリコン膜が写真製版技術によ
ってパターニングされて、キャパシタの下部電極２０１
ａと、コレクタ電極層２０１ｂと、エミッタ電極層２０
１ｃとが形成される。
【００８５】図１３を参照して、表面全面にシリコン窒
化膜２０３ａが形成される。この後、ウエット酸化が行
なわれてシリコン窒化膜２０３ａの表面全面にシリコン
酸化膜２０３ｂが形成される。さらにシリコン酸化膜２
０３ｂの表面全面にＣＶＤ法法によりノンドープト多結
晶シリコン膜２０５が形成される。写真製版技術によ
り、ノンドープト多結晶シリコン膜２０５、シリコン酸
化膜２０３ｂ、シリコン窒化膜２０３ａが順次パターニ
ングされる。これにより、下部電極２０１ａの一部表面
上にのみキャパシタ絶縁層となるシリコン窒化膜２０３
ａとシリコン酸化膜２０３ｂとが形成され、そのシリコ
ン酸化膜２０３ｂ上にのみノンドープト多結晶シリコン
膜２０５が形成される。
化膜２０３ａが形成される。この後、ウエット酸化が行
なわれてシリコン窒化膜２０３ａの表面全面にシリコン
酸化膜２０３ｂが形成される。さらにシリコン酸化膜２
０３ｂの表面全面にＣＶＤ法法によりノンドープト多結
晶シリコン膜２０５が形成される。写真製版技術によ
り、ノンドープト多結晶シリコン膜２０５、シリコン酸
化膜２０３ｂ、シリコン窒化膜２０３ａが順次パターニ
ングされる。これにより、下部電極２０１ａの一部表面
上にのみキャパシタ絶縁層となるシリコン窒化膜２０３
ａとシリコン酸化膜２０３ｂとが形成され、そのシリコ
ン酸化膜２０３ｂ上にのみノンドープト多結晶シリコン
膜２０５が形成される。
【００８６】図１４を参照して、表面全面を覆うように
シリコン酸化膜よりなる層間絶縁膜２１３が形成され
る。この層間絶縁膜２１３の表面上に所望の形状を有す
るレジストパターン２５０ａが形成される。このレジス
トパターン２５０ａをマスクとして層間絶縁膜２１３に
一旦、等方性エッチングが施される。これにより層間絶
縁膜２１３の途中位置までエッチングを施した後、さら
にレジストパターン２５０ａをマスクとして異方性エッ
チングが施される。
シリコン酸化膜よりなる層間絶縁膜２１３が形成され
る。この層間絶縁膜２１３の表面上に所望の形状を有す
るレジストパターン２５０ａが形成される。このレジス
トパターン２５０ａをマスクとして層間絶縁膜２１３に
一旦、等方性エッチングが施される。これにより層間絶
縁膜２１３の途中位置までエッチングを施した後、さら
にレジストパターン２５０ａをマスクとして異方性エッ
チングが施される。
【００８７】この等方性および異方性エッチングによ
り、層間絶縁膜２１３には、ノンドープト多結晶シリコ
ン膜２０５の一部表面を露出するコンタクトホール２１
３ａと、コレクタ電極層２０１ｂの一部表面を露出する
コンタクトホール２１３ｃと、ｐ+ 拡散領域２２５の一
部表面を露出するコンタクトホール２１３ｄと、エミッ
タ電極層２０１ｃの一部表面を露出するコンタクトホー
ル２１３ｅとが各々形成される。この後、レジストパタ
ーン２５０ａが除去される。
り、層間絶縁膜２１３には、ノンドープト多結晶シリコ
ン膜２０５の一部表面を露出するコンタクトホール２１
３ａと、コレクタ電極層２０１ｂの一部表面を露出する
コンタクトホール２１３ｃと、ｐ+ 拡散領域２２５の一
部表面を露出するコンタクトホール２１３ｄと、エミッ
タ電極層２０１ｃの一部表面を露出するコンタクトホー
ル２１３ｅとが各々形成される。この後、レジストパタ
ーン２５０ａが除去される。
【００８８】図１５を参照して、表面全面にチタン層２
０９がスパッタ法により形成される。この後、８２０℃
の温度で窒素雰囲気中で３０秒のアニールが行なわれ、
チタン層２０９がシリコンと接する部分にチタンシリサ
イド層が形成される。すなわち、ノンドープト多結晶シ
リコン膜２０５、コレクタ電極層２０１ｂ、ｐ+ 拡散領
域２２５およびエミッタ電極層２０１ｃの一部表面にチ
タンシリサイドよりなるシリサイド層２０７ａ、２０７
ｃ、２０７ｄ、２０７ｅが各々形成される。なお、この
アニール処理により、チタンシリサイドとならないチタ
ン層の部分は窒化チタン層となる。
０９がスパッタ法により形成される。この後、８２０℃
の温度で窒素雰囲気中で３０秒のアニールが行なわれ、
チタン層２０９がシリコンと接する部分にチタンシリサ
イド層が形成される。すなわち、ノンドープト多結晶シ
リコン膜２０５、コレクタ電極層２０１ｂ、ｐ+ 拡散領
域２２５およびエミッタ電極層２０１ｃの一部表面にチ
タンシリサイドよりなるシリサイド層２０７ａ、２０７
ｃ、２０７ｄ、２０７ｅが各々形成される。なお、この
アニール処理により、チタンシリサイドとならないチタ
ン層の部分は窒化チタン層となる。
【００８９】図１６を参照して、表面全面にアルミニウ
ム・シリコン層２１１がスパッタ法により形成される。
ム・シリコン層２１１がスパッタ法により形成される。
【００９０】図１７を参照して、窒化チタン層２０９お
よびアルミニウム・シリコン層２１１とが写真製版技術
によりパターニングされ、コンタクトホール２１３ａ、
２１３ｃ、２１３ｄ、２１３ｅを通じて各下層に接する
配線層２０９、２１１が形成される。
よびアルミニウム・シリコン層２１１とが写真製版技術
によりパターニングされ、コンタクトホール２１３ａ、
２１３ｃ、２１３ｄ、２１３ｅを通じて各下層に接する
配線層２０９、２１１が形成される。
【００９１】本実施例のキャパシタ構造は、キャパシタ
を構成する上部電極が、ノンドープト多結晶シリコン膜
２０５と、シリサイド層２０７とを有している。このた
め、本実施例のキャパシタ構造では、図３９に示す従来
例に比較して優れた耐圧および容量を得ることができ
る。したがって、本実施例のキャパシタ構造は集積度を
向上させても誤動作が生じ難い。
を構成する上部電極が、ノンドープト多結晶シリコン膜
２０５と、シリサイド層２０７とを有している。このた
め、本実施例のキャパシタ構造では、図３９に示す従来
例に比較して優れた耐圧および容量を得ることができ
る。したがって、本実施例のキャパシタ構造は集積度を
向上させても誤動作が生じ難い。
【００９２】また、本実施例では、キャパシタを構成す
る下部電極が基板表面に形成された不純物領域ではな
く、ドープト多結晶シリコン膜により形成されている。
このため、本実施例のキャパシタ構造は以下に述べる利
点を有している。
る下部電極が基板表面に形成された不純物領域ではな
く、ドープト多結晶シリコン膜により形成されている。
このため、本実施例のキャパシタ構造は以下に述べる利
点を有している。
【００９３】本願発明者らは、図１（ａ）に示す実験サ
ンプル（Ａ）とともに、図１８に示す実験サンプル
（Ｃ）を準備した。
ンプル（Ａ）とともに、図１８に示す実験サンプル
（Ｃ）を準備した。
【００９４】実験サンプル（Ａ）の構成については上述
と同様である。なお、下部電極となるｐ+ 拡散領域１
は、ボロン（Ｂ+ ）が１．３×１０14ｃｍ-2のドーズ量
で注入されることにより形成されており、０．６μｍの
拡散深さを有している。
と同様である。なお、下部電極となるｐ+ 拡散領域１
は、ボロン（Ｂ+ ）が１．３×１０14ｃｍ-2のドーズ量
で注入されることにより形成されており、０．６μｍの
拡散深さを有している。
【００９５】図１８は、実験サンプル（Ｃ）の構成を概
略的に示す断面図である。図１８を参照して、実験サン
プル（Ｃ）では、キャパシタを構成する上部電極がノン
ドープト多結晶シリコン膜とシリサイド層とを有し、か
つ下部電極がドープト多結晶シリコン膜よりなってい
る。
略的に示す断面図である。図１８を参照して、実験サン
プル（Ｃ）では、キャパシタを構成する上部電極がノン
ドープト多結晶シリコン膜とシリサイド層とを有し、か
つ下部電極がドープト多結晶シリコン膜よりなってい
る。
【００９６】具体的には、ｐ型シリコン基板２７７の表
面上にエピタキシャル層２８１が形成されている。この
エピタキシャル層２８１の表面上に素子分離酸化膜より
なる絶縁層２７５が形成されている。この絶縁層２７５
の表面上に下部電極となるパターニングされたドープト
多結晶シリコン膜２６１が形成されている。このドープ
ト多結晶シリコン膜２６１は、２５００Åの膜厚を有
し、かつ、多結晶シリコン膜にリン（Ｐ+ ）を４×１０
16ｃｍ-2のドーズ量で注入することにより形成されてい
る。このドープト多結晶シリコン膜２６１の表面上に
は、キャパシタ絶縁層となるシリコン窒化膜２６３を介
在して、上部電極２６５、２６７ａが形成されている。
面上にエピタキシャル層２８１が形成されている。この
エピタキシャル層２８１の表面上に素子分離酸化膜より
なる絶縁層２７５が形成されている。この絶縁層２７５
の表面上に下部電極となるパターニングされたドープト
多結晶シリコン膜２６１が形成されている。このドープ
ト多結晶シリコン膜２６１は、２５００Åの膜厚を有
し、かつ、多結晶シリコン膜にリン（Ｐ+ ）を４×１０
16ｃｍ-2のドーズ量で注入することにより形成されてい
る。このドープト多結晶シリコン膜２６１の表面上に
は、キャパシタ絶縁層となるシリコン窒化膜２６３を介
在して、上部電極２６５、２６７ａが形成されている。
【００９７】上部電極は、ノンドープト多結晶シリコン
膜２６５と、ノンドープト多結晶シリコン膜２６５の一
部表面に形成されたシリサイド層２６７ａとを有してい
る。このキャパシタを覆うように絶縁層２７５の表面全
面にシリコン酸化膜２７３が形成されている。シリコン
酸化膜２７３に設けられた開口２７３ａを通じ、窒化チ
タンよりなるバリア層２６９がシリサイド層２６７ａに
接して形成されている。またバリア層２６９の表面上に
アルミニウム・シリコン層２７１が形成されている。
膜２６５と、ノンドープト多結晶シリコン膜２６５の一
部表面に形成されたシリサイド層２６７ａとを有してい
る。このキャパシタを覆うように絶縁層２７５の表面全
面にシリコン酸化膜２７３が形成されている。シリコン
酸化膜２７３に設けられた開口２７３ａを通じ、窒化チ
タンよりなるバリア層２６９がシリサイド層２６７ａに
接して形成されている。またバリア層２６９の表面上に
アルミニウム・シリコン層２７１が形成されている。
【００９８】このような構成を有する実験サンプル
（Ａ）および（Ｃ）のキャパシタ電極間に電圧を印加し
た場合のキャパシタの容量の変化を測定した。その測定
結果を図１９および図２０に示す。
（Ａ）および（Ｃ）のキャパシタ電極間に電圧を印加し
た場合のキャパシタの容量の変化を測定した。その測定
結果を図１９および図２０に示す。
【００９９】図１９は、実験サンプル（Ｃ）の電極間に
印加された電圧とキャパシタ容量との関係を示すグラフ
であり、図２０は、実験サンプル（Ａ）の電極間に印加
した電圧とキャパシタ容量との関係を示すグラフであ
る。
印加された電圧とキャパシタ容量との関係を示すグラフ
であり、図２０は、実験サンプル（Ａ）の電極間に印加
した電圧とキャパシタ容量との関係を示すグラフであ
る。
【０１００】図１９および図２０を参照して、この測定
結果より、キャパシタを構成する下部電極がドープト多
結晶シリコン膜の場合には、電極間に印加する電圧が高
くなった場合でも容量は一定値を維持していることがわ
かる。これに対して、実験サンプル（Ａ）のように下部
電極が基板表面に形成された不純物領域の場合には、電
極間に印加される電圧が高くなると、容量が低下してい
ることがわかる。実験サンプル（Ａ）において、電極間
に印加する電圧が高くなると容量が低下することについ
ては以下のように説明される。
結果より、キャパシタを構成する下部電極がドープト多
結晶シリコン膜の場合には、電極間に印加する電圧が高
くなった場合でも容量は一定値を維持していることがわ
かる。これに対して、実験サンプル（Ａ）のように下部
電極が基板表面に形成された不純物領域の場合には、電
極間に印加される電圧が高くなると、容量が低下してい
ることがわかる。実験サンプル（Ａ）において、電極間
に印加する電圧が高くなると容量が低下することについ
ては以下のように説明される。
【０１０１】図３を参照して、上部電極１０５、１０７
ａと下部電極１０１との間に比較的高い電圧が印加され
ると、下部電極をなすｐ+ 拡散領域１０１に空乏層が生
じる。この空乏層は、キャパシタ絶縁層１０３付近（領
域Ｓ）に生じる。この空乏層の発生により、キャパシタ
絶縁層が実質的に厚くなったと同様の結果が生じ、それ
ゆえ、電極間に高い電圧を印加してもキャパシタ容量が
高くならないと考えられる。
ａと下部電極１０１との間に比較的高い電圧が印加され
ると、下部電極をなすｐ+ 拡散領域１０１に空乏層が生
じる。この空乏層は、キャパシタ絶縁層１０３付近（領
域Ｓ）に生じる。この空乏層の発生により、キャパシタ
絶縁層が実質的に厚くなったと同様の結果が生じ、それ
ゆえ、電極間に高い電圧を印加してもキャパシタ容量が
高くならないと考えられる。
【０１０２】このｐ+ 拡散領域１０１内の空乏層の発生
は、下部電極となるｐ+ 拡散領域１０１の濃度を高くす
ることで抑制できる。ところが、このｐ+ 拡散領域１０
１は、その製造プロセスにおいて、図４に示すようにバ
イポーラトランジスタのベース領域１２５などと同一プ
ロセスで形成される場合がある。この場合、下部電極と
なるｐ+ 拡散領域１０１の濃度を必要以上に高くするこ
とができない。このため、下部電極に不純物領域を用い
る場合には、空乏層の発生を抑制し難い。
は、下部電極となるｐ+ 拡散領域１０１の濃度を高くす
ることで抑制できる。ところが、このｐ+ 拡散領域１０
１は、その製造プロセスにおいて、図４に示すようにバ
イポーラトランジスタのベース領域１２５などと同一プ
ロセスで形成される場合がある。この場合、下部電極と
なるｐ+ 拡散領域１０１の濃度を必要以上に高くするこ
とができない。このため、下部電極に不純物領域を用い
る場合には、空乏層の発生を抑制し難い。
【０１０３】これに対して、本実施例の下部電極には、
ドープト多結晶シリコン膜２０１ａが用いられている。
このドープト多結晶シリコン膜２０１ａは図１２に示す
ようにコレクタ電極２０１ｂ、エミッタ電極２０１ｃの
ような配線などと同一プロセスで形成される。配線など
では、配線抵抗が低いほど好ましいため、多結晶シリコ
ン膜中に不純物を最大限注入することができる。このよ
うに下部電極にドープト多結晶シリコン膜を用いた場
合、多結晶シリコン中の不純物濃度を高くすることにつ
いて製造プロセスによる制約が少ない。よって、本実施
例のキャパシタ構造では、下部電極である多結晶シリコ
ン膜２０１ａ中の不純物濃度を高くすることが容易であ
る。このため、下部電極にドープト多結晶シリコン膜を
用いることで、下部電極に空乏層の生じることは容易に
抑制されうる。
ドープト多結晶シリコン膜２０１ａが用いられている。
このドープト多結晶シリコン膜２０１ａは図１２に示す
ようにコレクタ電極２０１ｂ、エミッタ電極２０１ｃの
ような配線などと同一プロセスで形成される。配線など
では、配線抵抗が低いほど好ましいため、多結晶シリコ
ン膜中に不純物を最大限注入することができる。このよ
うに下部電極にドープト多結晶シリコン膜を用いた場
合、多結晶シリコン中の不純物濃度を高くすることにつ
いて製造プロセスによる制約が少ない。よって、本実施
例のキャパシタ構造では、下部電極である多結晶シリコ
ン膜２０１ａ中の不純物濃度を高くすることが容易であ
る。このため、下部電極にドープト多結晶シリコン膜を
用いることで、下部電極に空乏層の生じることは容易に
抑制されうる。
【０１０４】以上より、本実施例のキャパシタ構造で
は、キャパシタを構成する電極間に比較的高い電圧を印
加したとしても、容量値は一定値に維持されるという効
果を有する。
は、キャパシタを構成する電極間に比較的高い電圧を印
加したとしても、容量値は一定値に維持されるという効
果を有する。
【０１０５】シリコン窒化膜はシリコン酸化膜より比誘
電率が高い。このため、シリコン窒化膜をキャパシタ絶
縁層に用いると、シリコン酸化膜をキャパシタ絶縁層に
用いた場合に比較して、高いキャパシタ容量を得ること
ができる。一方、シリコン酸化膜は、シリコン窒化膜よ
りリーク電流を生じ難い。このため、シリコン酸化膜を
キャパシタ絶縁層に用いると、シリコン窒化膜をキャパ
シタ絶縁層に用いた場合に比較して、高いキャパシタ耐
圧を得ることができる。
電率が高い。このため、シリコン窒化膜をキャパシタ絶
縁層に用いると、シリコン酸化膜をキャパシタ絶縁層に
用いた場合に比較して、高いキャパシタ容量を得ること
ができる。一方、シリコン酸化膜は、シリコン窒化膜よ
りリーク電流を生じ難い。このため、シリコン酸化膜を
キャパシタ絶縁層に用いると、シリコン窒化膜をキャパ
シタ絶縁層に用いた場合に比較して、高いキャパシタ耐
圧を得ることができる。
【０１０６】本実施例では、キャパシタ絶縁層としてシ
リコン窒化膜２０３ａとシリコン酸化膜２０３ｂとの２
層積層構造を用いているため、シリコン窒化膜２０３ａ
を用いたことにより高いキャパシタ容量を得ることがで
きるとともに、シリコン酸化膜２０３ｂを用いたことに
より高いキャパシタ耐圧をも得ることができる。
リコン窒化膜２０３ａとシリコン酸化膜２０３ｂとの２
層積層構造を用いているため、シリコン窒化膜２０３ａ
を用いたことにより高いキャパシタ容量を得ることがで
きるとともに、シリコン酸化膜２０３ｂを用いたことに
より高いキャパシタ耐圧をも得ることができる。
【０１０７】なお、本実施例では、キャパシタ絶縁層と
してシリコン窒化膜２０３ａとシリコン酸化膜２０３ｂ
との２層積層構造について説明したが、キャパシタ絶縁
層の構成はこれに限られず、実施例３に示す構成であっ
てもよい。
してシリコン窒化膜２０３ａとシリコン酸化膜２０３ｂ
との２層積層構造について説明したが、キャパシタ絶縁
層の構成はこれに限られず、実施例３に示す構成であっ
てもよい。
【０１０８】実施例３ 図２１は、本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【０１０９】図２１を参照して、本実施例の構成は、第
２の実施例の構成とキャパシタ絶縁層の構成が異なる。
２の実施例の構成とキャパシタ絶縁層の構成が異なる。
【０１１０】本実施例においては、キャパシタ絶縁層
は、シリコン酸化膜２０３ｃと、シリコン窒化膜２０３
ａと、シリコン酸化膜２０３ｂとの３層積層構造を有し
ている。具体的には、下部電極であるドープト多結晶シ
リコン膜２０１ａの表面上にシリコン酸化膜２０３ｃ
と、シリコン窒化膜２０３ａと、シリコン酸化膜２０３
ｂとが順次積層して形成されている。
は、シリコン酸化膜２０３ｃと、シリコン窒化膜２０３
ａと、シリコン酸化膜２０３ｂとの３層積層構造を有し
ている。具体的には、下部電極であるドープト多結晶シ
リコン膜２０１ａの表面上にシリコン酸化膜２０３ｃ
と、シリコン窒化膜２０３ａと、シリコン酸化膜２０３
ｂとが順次積層して形成されている。
【０１１１】なお、これ以外の構成については、本発明
の第２の実施例とほぼ同様であるためその説明は省略す
る。
の第２の実施例とほぼ同様であるためその説明は省略す
る。
【０１１２】次に、本実施例の半導体装置をバイポーラ
トランジスタとともに製造する場合について説明する。
トランジスタとともに製造する場合について説明する。
【０１１３】図２２と図２３とは、本発明の第３の実施
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図１２に示す
第２の実施例の製造工程を経る。
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図１２に示す
第２の実施例の製造工程を経る。
【０１１４】次に図２２を参照して、シリコン酸化膜２
０３ｃを表面全面に形成した後、シリコン窒化膜２０３
ａがＣＶＤ法により形成され、さらにウエット酸化によ
りシリコン窒化膜２０３ａの表面全面にシリコン酸化膜
２０３ｂが形成される。そしてこのシリコン酸化膜２０
３ｂの表面全面にＣＶＤ法によりノンドープト多結晶シ
リコン膜２０５が形成される。このように形成されたノ
ンドープト多結晶シリコン膜２０５、シリコン酸化膜２
０３ｂ、シリコン窒化膜２０３ａおよびシリコン酸化膜
２０３ｃが、写真製版技術により所望の形状にパターニ
ングされて、下部電極２０１ａの表面上にのみ残存され
る。
０３ｃを表面全面に形成した後、シリコン窒化膜２０３
ａがＣＶＤ法により形成され、さらにウエット酸化によ
りシリコン窒化膜２０３ａの表面全面にシリコン酸化膜
２０３ｂが形成される。そしてこのシリコン酸化膜２０
３ｂの表面全面にＣＶＤ法によりノンドープト多結晶シ
リコン膜２０５が形成される。このように形成されたノ
ンドープト多結晶シリコン膜２０５、シリコン酸化膜２
０３ｂ、シリコン窒化膜２０３ａおよびシリコン酸化膜
２０３ｃが、写真製版技術により所望の形状にパターニ
ングされて、下部電極２０１ａの表面上にのみ残存され
る。
【０１１５】この後、第２の実施例と同様の後工程を経
ることにより、図２３に示す構成が得られる。
ることにより、図２３に示す構成が得られる。
【０１１６】本実施例では、キャパシタを構成する上部
電極が、ノンドープト多結晶シリコン膜２０５とシリサ
イド層２０７ａとを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造は、集積度を向上させても誤動作
が生じ難い。
電極が、ノンドープト多結晶シリコン膜２０５とシリサ
イド層２０７ａとを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造は、集積度を向上させても誤動作
が生じ難い。
【０１１７】また本実施例では、キャパシタを構成する
下部電極がドープト多結晶シリコン膜２０１ａよりなっ
ているため、第２の実施例と同様、キャパシタ電極間に
印加する電圧を比較的高くしても、キャパシタ容量は一
定値に維持され得る。このため、安定した動作を確保す
ることが可能である。
下部電極がドープト多結晶シリコン膜２０１ａよりなっ
ているため、第２の実施例と同様、キャパシタ電極間に
印加する電圧を比較的高くしても、キャパシタ容量は一
定値に維持され得る。このため、安定した動作を確保す
ることが可能である。
【０１１８】また本実施例では、第２の実施例における
キャパシタ絶縁層の構造に、さらにシリコン酸化膜２０
３ｃが付加されており、このシリコン酸化膜２０３ｃ
が、下部電極２０１ａとシリコン窒化膜２０３ａとの間
に位置している。このため、シリコン酸化膜２０３ｂに
よってキャパシタの上部電極層２０５、２０７付近での
リーク電流の発生を防止できるとともに、シリコン酸化
膜２０３ｃにより、下部電極２０１ａ付近のリーク電流
の発生を防止することもできる。したがって、より一層
キャパシタ耐圧に優れたキャパシタを得ることができ
る。
キャパシタ絶縁層の構造に、さらにシリコン酸化膜２０
３ｃが付加されており、このシリコン酸化膜２０３ｃ
が、下部電極２０１ａとシリコン窒化膜２０３ａとの間
に位置している。このため、シリコン酸化膜２０３ｂに
よってキャパシタの上部電極層２０５、２０７付近での
リーク電流の発生を防止できるとともに、シリコン酸化
膜２０３ｃにより、下部電極２０１ａ付近のリーク電流
の発生を防止することもできる。したがって、より一層
キャパシタ耐圧に優れたキャパシタを得ることができ
る。
【０１１９】第２および第３の実施例では、キャパシタ
を構成する下部電極がドープト多結晶シリコン膜単層よ
りなっている場合について説明したが、下部電極は、複
数の層が積層された構成を有していてもよい。以下、下
部電極が複数の積層構造よりなる実施例について説明す
る。
を構成する下部電極がドープト多結晶シリコン膜単層よ
りなっている場合について説明したが、下部電極は、複
数の層が積層された構成を有していてもよい。以下、下
部電極が複数の積層構造よりなる実施例について説明す
る。
【０１２０】実施例４ 図２４は、本発明の第４の実施例における半導体装置の
構成を概略的に示す断面図である。図２４を参照して、
本実施例の構成は、第２の実施例と下部電極の構成が異
なる。
構成を概略的に示す断面図である。図２４を参照して、
本実施例の構成は、第２の実施例と下部電極の構成が異
なる。
【０１２１】本実施例においては、下部電極は、ドープ
ト多結晶シリコン膜２０１ａと、シリサイド層２０２と
を有している。ドープト多結晶シリコン膜２０１ａは、
絶縁層２１５の表面上にパターニングされて形成されて
いる。このドープト多結晶シリコン膜２０１ａの表面全
面にシリサイド層２０２が形成されている。
ト多結晶シリコン膜２０１ａと、シリサイド層２０２と
を有している。ドープト多結晶シリコン膜２０１ａは、
絶縁層２１５の表面上にパターニングされて形成されて
いる。このドープト多結晶シリコン膜２０１ａの表面全
面にシリサイド層２０２が形成されている。
【０１２２】なお、これ以外の構成については第２の実
施例とほぼ同様であるためその説明は省略する。
施例とほぼ同様であるためその説明は省略する。
【０１２３】次に、本実施例の半導体装置をバイポーラ
トランジスタとともに製造する場合について説明する。
トランジスタとともに製造する場合について説明する。
【０１２４】図２５と図２６とは、本発明の第４の実施
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図１２に示す
第２の実施例とほぼ同様の工程を経る。
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図１２に示す
第２の実施例とほぼ同様の工程を経る。
【０１２５】図２５を参照して、ただし、下部電極、コ
レクタ電極層およびエミッタ電極層は以下のように形成
される。まず多結晶シリコン膜が表面全面に形成され
る。この多結晶シリコン膜にｎ型の不純物が注入され、
熱処理が施されてドープト多結晶シリコン膜となる。こ
の後、アルゴン（Ａｒ）雰囲気中で２〜１０ｍＴｏｒ
ｒ．の圧力で、基板温度を２５℃〜４００℃に加熱し
て、ドープト多結晶シリコン膜全面上にタングステンシ
リサイド層２０２がスパッタ法により形成される。この
ドープト多結晶シリコン膜とタングステンシリサイド層
２０２とが写真製版技術によりパターニングされて、下
部電極２０１ａ、２０２とコレクタ電極層２０１ｂ、２
０２と、エミッタ電極層２０１ｃ、２０２とが各々形成
される。
レクタ電極層およびエミッタ電極層は以下のように形成
される。まず多結晶シリコン膜が表面全面に形成され
る。この多結晶シリコン膜にｎ型の不純物が注入され、
熱処理が施されてドープト多結晶シリコン膜となる。こ
の後、アルゴン（Ａｒ）雰囲気中で２〜１０ｍＴｏｒ
ｒ．の圧力で、基板温度を２５℃〜４００℃に加熱し
て、ドープト多結晶シリコン膜全面上にタングステンシ
リサイド層２０２がスパッタ法により形成される。この
ドープト多結晶シリコン膜とタングステンシリサイド層
２０２とが写真製版技術によりパターニングされて、下
部電極２０１ａ、２０２とコレクタ電極層２０１ｂ、２
０２と、エミッタ電極層２０１ｃ、２０２とが各々形成
される。
【０１２６】図２６を参照して、表面全面にシリコン窒
化膜がＣＶＤ法により形成された後、ウエット酸化が行
なわれて、シリコン窒化膜２０３ａの表面全面にシリコ
ン酸化膜２０３ｂが形成される。そしてシリコン酸化膜
２０３ｂの表面全面にＣＶＤ法によりノンドープト多結
晶シリコン膜２０５が形成される。このノンドープト多
結晶シリコン膜２０５とシリコン酸化膜２０３ｂとシリ
コン窒化膜２０３ａとが写真製版技術により順次パター
ニングされて、下部電極２０１ａ、２０２上に残存され
る。
化膜がＣＶＤ法により形成された後、ウエット酸化が行
なわれて、シリコン窒化膜２０３ａの表面全面にシリコ
ン酸化膜２０３ｂが形成される。そしてシリコン酸化膜
２０３ｂの表面全面にＣＶＤ法によりノンドープト多結
晶シリコン膜２０５が形成される。このノンドープト多
結晶シリコン膜２０５とシリコン酸化膜２０３ｂとシリ
コン窒化膜２０３ａとが写真製版技術により順次パター
ニングされて、下部電極２０１ａ、２０２上に残存され
る。
【０１２７】図２７を参照して、表面全面を覆うように
たとえばＢＰＳＧ（Boron-doped Phospho-Silicate Gla
ss）膜よりなる層間絶縁膜２１３が形成される。この層
間絶縁膜２１３に平坦化処理が施されて、その上部表面
が平坦化される。この層間絶縁膜２１３の上部表面上に
所望の形状を有するレジストパターン２５０ａが形成さ
れる。このレジストパターン２５０ａをマスクとして層
間絶縁膜２１３に一旦、等方性エッチングが施される。
この後、レジストパターン２５０ａをマスクとしたまま
で層間絶縁膜２１３に異方性エッチングが施される。
たとえばＢＰＳＧ（Boron-doped Phospho-Silicate Gla
ss）膜よりなる層間絶縁膜２１３が形成される。この層
間絶縁膜２１３に平坦化処理が施されて、その上部表面
が平坦化される。この層間絶縁膜２１３の上部表面上に
所望の形状を有するレジストパターン２５０ａが形成さ
れる。このレジストパターン２５０ａをマスクとして層
間絶縁膜２１３に一旦、等方性エッチングが施される。
この後、レジストパターン２５０ａをマスクとしたまま
で層間絶縁膜２１３に異方性エッチングが施される。
【０１２８】この等方性および異方性エッチングによ
り、ノンドープト多結晶シリコン膜２０５の表面に達す
るコンタクトホール２１３ａと、コレクタ電極層２０１
ｂ、２０２の一部表面に達するコンタクトホール２１３
ｃと、ｐ+ 拡散領域２２５に達するコンタクトホール２
１３ｄと、エミッタ電極層２０１ｃ、２０２に達するコ
ンタクトホール２１３ｅとが各々形成される。この後、
レジストパターン２５０ａが除去される。
り、ノンドープト多結晶シリコン膜２０５の表面に達す
るコンタクトホール２１３ａと、コレクタ電極層２０１
ｂ、２０２の一部表面に達するコンタクトホール２１３
ｃと、ｐ+ 拡散領域２２５に達するコンタクトホール２
１３ｄと、エミッタ電極層２０１ｃ、２０２に達するコ
ンタクトホール２１３ｅとが各々形成される。この後、
レジストパターン２５０ａが除去される。
【０１２９】図２８を参照して、表面全面にチタン層２
０９がスパッタ法により形成される。この後、８２０℃
の温度で窒素雰囲気中で３０秒間アニールが行なわれ
る。これにより、チタン層２０９がシリコンと接してい
る部分ではチタンシリサイド層が形成される。すなわ
ち、チタン層２０９がノンドープト多結晶シリコン膜２
０５と接する部分にはシリサイド層２０７ａが、ｐ+ 拡
散領域２２５と接する領域にはシリサイド層２０７ｄが
各々形成される。またチタン層のうちチタンシリサイド
層とならない部分は、窒化チタン層２０９となる。
０９がスパッタ法により形成される。この後、８２０℃
の温度で窒素雰囲気中で３０秒間アニールが行なわれ
る。これにより、チタン層２０９がシリコンと接してい
る部分ではチタンシリサイド層が形成される。すなわ
ち、チタン層２０９がノンドープト多結晶シリコン膜２
０５と接する部分にはシリサイド層２０７ａが、ｐ+ 拡
散領域２２５と接する領域にはシリサイド層２０７ｄが
各々形成される。またチタン層のうちチタンシリサイド
層とならない部分は、窒化チタン層２０９となる。
【０１３０】図２９を参照して、表面全面にアルミニウ
ム・シリコン層２１１がスパッタ法により形成される。
ム・シリコン層２１１がスパッタ法により形成される。
【０１３１】図３０を参照して、アルミニウム・シリコ
ン層２１１と窒化チタン層２０９とが写真製版技術によ
り順次パターニングされて、コンタクトホール２１３
ａ、２１３ｃ，２１３ｄ，２１３ｅを通じて各下層に接
する配線層２０９、２１１が形成される。
ン層２１１と窒化チタン層２０９とが写真製版技術によ
り順次パターニングされて、コンタクトホール２１３
ａ、２１３ｃ，２１３ｄ，２１３ｅを通じて各下層に接
する配線層２０９、２１１が形成される。
【０１３２】本実施例では、キャパシタを構成する上部
電極が、ノンドープト多結晶シリコン膜２０５と、シリ
サイド層２０７ａとを有している。このため、本実施例
のキャパシタ構造は、図３９に示す従来のキャパシタ構
造より優れた容量および耐圧を有する。したがって、本
実施例のキャパシタ構造では、集積度を向上させても誤
動作が生じにくい。
電極が、ノンドープト多結晶シリコン膜２０５と、シリ
サイド層２０７ａとを有している。このため、本実施例
のキャパシタ構造は、図３９に示す従来のキャパシタ構
造より優れた容量および耐圧を有する。したがって、本
実施例のキャパシタ構造では、集積度を向上させても誤
動作が生じにくい。
【０１３３】また、本実施例では、キャパシタを構成す
る下部電極がドープト多結晶シリコン膜１０１ａおよび
シリサイド層２０２との積層構造よりなっており、基板
表面に形成された不純物領域よりなっていない。このた
め、キャパシタを構成する電極間に比較的高い電圧を印
加しても容量は一定値を維持する。したがって、本実施
例のキャパシタ構造では、安定した動作を実現すること
が可能となる。
る下部電極がドープト多結晶シリコン膜１０１ａおよび
シリサイド層２０２との積層構造よりなっており、基板
表面に形成された不純物領域よりなっていない。このた
め、キャパシタを構成する電極間に比較的高い電圧を印
加しても容量は一定値を維持する。したがって、本実施
例のキャパシタ構造では、安定した動作を実現すること
が可能となる。
【０１３４】また本実施例では、キャパシタ絶縁層がシ
リコン窒化膜２０３ａとシリコン酸化膜２０３ｂとの２
層積層構造よりなっているため、実施例２と同様、より
高いキャパシタ容量およびキャパシタ耐圧を有するキャ
パシタを得ることができる。
リコン窒化膜２０３ａとシリコン酸化膜２０３ｂとの２
層積層構造よりなっているため、実施例２と同様、より
高いキャパシタ容量およびキャパシタ耐圧を有するキャ
パシタを得ることができる。
【０１３５】また本実施例では、下部電極が、ドープト
多結晶シリコン膜２０１ａとシリサイド層２０２との積
層構造を有している。このため、下部電極がドープト多
結晶シリコン膜単層よりなる場合に比較して、下部電極
全体のシート抵抗値を低く設定することができる。それ
ゆえ、本実施例では、より一層キャパシタ容量の増大に
寄与できるキャパシタを得ることが可能となる。
多結晶シリコン膜２０１ａとシリサイド層２０２との積
層構造を有している。このため、下部電極がドープト多
結晶シリコン膜単層よりなる場合に比較して、下部電極
全体のシート抵抗値を低く設定することができる。それ
ゆえ、本実施例では、より一層キャパシタ容量の増大に
寄与できるキャパシタを得ることが可能となる。
【０１３６】また、本実施例では、キャパシタ絶縁層
が、シリコン窒化膜２０３ａとシリコン酸化膜２０３ｂ
との２層積層構造よりなる場合について説明したが、こ
れに限定されず、３層以上の積層構造であってもよい。
以下、キャパシタ絶縁層が３層以上の積層構造である実
施例について説明する。
が、シリコン窒化膜２０３ａとシリコン酸化膜２０３ｂ
との２層積層構造よりなる場合について説明したが、こ
れに限定されず、３層以上の積層構造であってもよい。
以下、キャパシタ絶縁層が３層以上の積層構造である実
施例について説明する。
【０１３７】実施例５ 図３１は、本発明の第５の実施例における半導体装置の
構成を概略的に示す断面図である。図３１を参照して、
本実施例の半導体装置の構成は、第４の実施例における
構成とキャパシタ絶縁層の構成が異なる。すなわち、本
実施例のキャパシタ絶縁層は、シリサイド層２０２の表
面上にシリコン酸化膜２０３ｃと、シリコン窒化膜２０
３ａと、シリコン酸化膜２０３ｂとが順次積層された構
成を有している。
構成を概略的に示す断面図である。図３１を参照して、
本実施例の半導体装置の構成は、第４の実施例における
構成とキャパシタ絶縁層の構成が異なる。すなわち、本
実施例のキャパシタ絶縁層は、シリサイド層２０２の表
面上にシリコン酸化膜２０３ｃと、シリコン窒化膜２０
３ａと、シリコン酸化膜２０３ｂとが順次積層された構
成を有している。
【０１３８】なお、これ以外の構成については第４の実
施例とほぼ同様であるため、その説明は省略する。
施例とほぼ同様であるため、その説明は省略する。
【０１３９】次に、本実施例の半導体装置をバイポーラ
トランジスタとともに製造する場合について説明する。
トランジスタとともに製造する場合について説明する。
【０１４０】図３２と図３３とは、本発明の第５の実施
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図２５に示す
第４の実施例と同様の工程を経る。
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず本実施例の製造方法は、図２５に示す
第４の実施例と同様の工程を経る。
【０１４１】次に図３２を参照して、表面全面にシリコ
ン酸化膜２０３ｃが形成された後、ＣＶＤ法によりシリ
コン窒化膜２０３ａが形成され、さらにこの後、ウエッ
ト酸化が行なわれてシリコン窒化膜２０３ａの表面全面
にシリコン酸化膜２０３ｂが形成される。このシリコン
酸化膜２０３ｂの表面全面にＣＶＤ法によりノンドープ
ト多結晶シリコン膜２０５が形成される。このノンドー
プト多結晶シリコン膜２０５と、シリコン酸化膜２０３
ｂと、シリコン窒化膜２０３ａと、シリコン酸化膜２０
３ｃとは、写真製版技術により順次パターニングされ
て、下部電極２０１ａ、２０２の上にのみ残存される。
ン酸化膜２０３ｃが形成された後、ＣＶＤ法によりシリ
コン窒化膜２０３ａが形成され、さらにこの後、ウエッ
ト酸化が行なわれてシリコン窒化膜２０３ａの表面全面
にシリコン酸化膜２０３ｂが形成される。このシリコン
酸化膜２０３ｂの表面全面にＣＶＤ法によりノンドープ
ト多結晶シリコン膜２０５が形成される。このノンドー
プト多結晶シリコン膜２０５と、シリコン酸化膜２０３
ｂと、シリコン窒化膜２０３ａと、シリコン酸化膜２０
３ｃとは、写真製版技術により順次パターニングされ
て、下部電極２０１ａ、２０２の上にのみ残存される。
【０１４２】この後、第４の実施例とほぼ同様の後工程
を経ることにより図３３に示す構成となる。
を経ることにより図３３に示す構成となる。
【０１４３】本実施例では、キャパシタを構成する上部
電極が、ノンドープト多結晶シリコン膜２０５と、シリ
サイド層２０７とを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造では、集積度を向上させても誤動
作が生じにくい。
電極が、ノンドープト多結晶シリコン膜２０５と、シリ
サイド層２０７とを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造では、集積度を向上させても誤動
作が生じにくい。
【０１４４】また本実施例では、キャパシタを構成する
下部電極がドープト多結晶シリコン膜２０１ａと、シリ
サイド層２０２との積層構造を有しており、基板表面に
形成された不純物領域ではない。このため、キャパシタ
を構成する電極間に比較的高い電圧を印加しても、容量
は一定値を維持する。したがって、本実施例のキャパシ
タ構造では、比較的高い電圧が用いられるデバイスにお
いても安定した動作を実現することが可能である。
下部電極がドープト多結晶シリコン膜２０１ａと、シリ
サイド層２０２との積層構造を有しており、基板表面に
形成された不純物領域ではない。このため、キャパシタ
を構成する電極間に比較的高い電圧を印加しても、容量
は一定値を維持する。したがって、本実施例のキャパシ
タ構造では、比較的高い電圧が用いられるデバイスにお
いても安定した動作を実現することが可能である。
【０１４５】また本実施例では、キャパシタ絶縁層が、
シリコン酸化膜２０３ｃとシリコン窒化膜２０３ａとシ
リコン酸化膜２０３ｂとの３層積層構造を有しているた
め、上述した実施例３と同様、キャパシタ耐圧により一
層優れたキャパシタを得ることができる。
シリコン酸化膜２０３ｃとシリコン窒化膜２０３ａとシ
リコン酸化膜２０３ｂとの３層積層構造を有しているた
め、上述した実施例３と同様、キャパシタ耐圧により一
層優れたキャパシタを得ることができる。
【０１４６】また本実施例では、下部電極が、ドープト
多結晶シリコン膜２０１ａとシリサイド層２０２との２
層積層構造を有しているため、実施例４と同様、より一
層キャパシタ容量の増大に寄与できるキャパシタを得る
ことができる。
多結晶シリコン膜２０１ａとシリサイド層２０２との２
層積層構造を有しているため、実施例４と同様、より一
層キャパシタ容量の増大に寄与できるキャパシタを得る
ことができる。
【０１４７】実施例６ 図３４は、本発明の第６の実施例における半導体装置の
構成を概略的に示す断面図である。図３４を参照して、
本実施例の構成は、第４の実施例の構成と上部電極およ
び配線層の構成が異なる。本実施例の上部電極は、ノン
ドープト多結晶シリコン膜２０５と、シリサイド層２０
６とを有している。ノンドープト多結晶シリコン膜２０
５は、キャパシタ絶縁層２０３ａ、２０３ｂの表面上に
形成されている。またシリサイド層２０６は、このノン
ドープト多結晶シリコン膜２０５の全面に形成されてい
る。
構成を概略的に示す断面図である。図３４を参照して、
本実施例の構成は、第４の実施例の構成と上部電極およ
び配線層の構成が異なる。本実施例の上部電極は、ノン
ドープト多結晶シリコン膜２０５と、シリサイド層２０
６とを有している。ノンドープト多結晶シリコン膜２０
５は、キャパシタ絶縁層２０３ａ、２０３ｂの表面上に
形成されている。またシリサイド層２０６は、このノン
ドープト多結晶シリコン膜２０５の全面に形成されてい
る。
【０１４８】また本実施例の配線層は、アルミニウム・
シリコン層３１１単層よりなっている。
シリコン層３１１単層よりなっている。
【０１４９】なお、これ以外の構成については第４の実
施例の構成とほぼ同様であるためその説明は省略する。
施例の構成とほぼ同様であるためその説明は省略する。
【０１５０】次に、本実施例の半導体装置をバイポーラ
トランジスタとともに製造する場合について説明する。
トランジスタとともに製造する場合について説明する。
【０１５１】図３５〜図３８は、本実施例の製造方法を
工程順に示す概略断面図である。本実施例の製造方法
は、まず図２５に示す第４の実施例における工程を経
る。
工程順に示す概略断面図である。本実施例の製造方法
は、まず図２５に示す第４の実施例における工程を経
る。
【０１５２】次に図３５を参照して、表面全面にＣＶＤ
法によりシリコン窒化膜が形成された後、ウエット酸化
によりシリコン窒化膜２０３ａの表面全面にシリコン酸
化膜２０３ｂが形成される。このシリコン酸化膜２０３
ｂの表面全面にＣＶＤ法によりノンドープト多結晶シリ
コン膜２０５が形成される。またノンドープト多結晶シ
リコン膜２０５の表面全面にアルゴン雰囲気中で２〜１
０ｍＴｏｒｒ．の圧力で、基板を２５℃〜４００℃の温
度に加熱してタングステンシリサイド層２０６がスパッ
タ法により形成される。この後、タングステンシリサイ
ド層２０６と、ノンドープト多結晶シリコン膜２０５
と、シリコン酸化膜２０３ｂと、シリコン窒化膜２０３
ａとが、写真製版技術により順次パターニングされて、
下部電極２０１ａ、２０２上にのみ残存される。
法によりシリコン窒化膜が形成された後、ウエット酸化
によりシリコン窒化膜２０３ａの表面全面にシリコン酸
化膜２０３ｂが形成される。このシリコン酸化膜２０３
ｂの表面全面にＣＶＤ法によりノンドープト多結晶シリ
コン膜２０５が形成される。またノンドープト多結晶シ
リコン膜２０５の表面全面にアルゴン雰囲気中で２〜１
０ｍＴｏｒｒ．の圧力で、基板を２５℃〜４００℃の温
度に加熱してタングステンシリサイド層２０６がスパッ
タ法により形成される。この後、タングステンシリサイ
ド層２０６と、ノンドープト多結晶シリコン膜２０５
と、シリコン酸化膜２０３ｂと、シリコン窒化膜２０３
ａとが、写真製版技術により順次パターニングされて、
下部電極２０１ａ、２０２上にのみ残存される。
【０１５３】この後、ＢＰＳＧよりなる層間絶縁膜２１
３が表面全面を覆うように形成される。この層間絶縁膜
２１３に平坦化処理が施されて、その上部表面が平坦化
される。この層間絶縁膜２１３の上部表面上に所望の形
状を有するレジストパターン２５０ａが形成される。こ
のレジストパターン２５０ａをマスクとして層間絶縁膜
２１３に一旦、等方性エッチングが施される。この後、
レジストパターン２５０ａをマスクとしたままで、層間
絶縁膜２１３に異方性エッチングが施される。この等方
性および異方性エッチングによりタングステンシリサイ
ド層２０６の一部表面に達するコンタクトホール２１３
ａが、コレクタ電極層２０１ｂ、２０２の一部表面に達
するコンタクトホール２１３ｃが、ｐ+ 拡散領域２２５
の一部表面に達するコンタクトホール２１３ｄが、エミ
ッタ電極２０１ｃ、２０２の一部表面に達するコンタク
トホール２１３ｅが各々形成される。この後、レジスト
パターン２５０ａが除去される。
３が表面全面を覆うように形成される。この層間絶縁膜
２１３に平坦化処理が施されて、その上部表面が平坦化
される。この層間絶縁膜２１３の上部表面上に所望の形
状を有するレジストパターン２５０ａが形成される。こ
のレジストパターン２５０ａをマスクとして層間絶縁膜
２１３に一旦、等方性エッチングが施される。この後、
レジストパターン２５０ａをマスクとしたままで、層間
絶縁膜２１３に異方性エッチングが施される。この等方
性および異方性エッチングによりタングステンシリサイ
ド層２０６の一部表面に達するコンタクトホール２１３
ａが、コレクタ電極層２０１ｂ、２０２の一部表面に達
するコンタクトホール２１３ｃが、ｐ+ 拡散領域２２５
の一部表面に達するコンタクトホール２１３ｄが、エミ
ッタ電極２０１ｃ、２０２の一部表面に達するコンタク
トホール２１３ｅが各々形成される。この後、レジスト
パターン２５０ａが除去される。
【０１５４】図３７を参照して、表面全面に、アルミニ
ウム・シリコン層３１１がスパッタ法により形成され
る。
ウム・シリコン層３１１がスパッタ法により形成され
る。
【０１５５】図３８を参照して、アルミニウム・シリコ
ン層２１１が写真製版技術により所望の形状にパターニ
ングされて、コンタクトホール２１３ａ、２１３ｃ、２
１３ｄ、２１３ｅを通じて各下層に接する配線層２１１
が形成される。
ン層２１１が写真製版技術により所望の形状にパターニ
ングされて、コンタクトホール２１３ａ、２１３ｃ、２
１３ｄ、２１３ｅを通じて各下層に接する配線層２１１
が形成される。
【０１５６】本実施例では、キャパシタを構成する上部
電極が、ノンドープト多結晶シリコン膜２０５とシリサ
イド層２０６ことを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造は、集積度を向上させても誤動作
が生じ難い。
電極が、ノンドープト多結晶シリコン膜２０５とシリサ
イド層２０６ことを有している。このため、本実施例の
キャパシタ構造は、図３９に示す従来のキャパシタ構造
より優れた容量および耐圧を有する。したがって、本実
施例のキャパシタ構造は、集積度を向上させても誤動作
が生じ難い。
【０１５７】また、本実施例では、キャパシタを構成す
る下部電極が、ドープト多結晶シリコン膜２０１ａと、
シリサイド層２０２との積層構造を有しており、基板表
面に形成された不純物領域ではない。このため、キャパ
シタを構成する電極間に比較的高い電圧を印加しても、
容量は一定値を維持する。このため、本実施例のキャパ
シタ構造を比較的高い電圧が使用される素子に適用した
としても、安定した動作を得ることができる。
る下部電極が、ドープト多結晶シリコン膜２０１ａと、
シリサイド層２０２との積層構造を有しており、基板表
面に形成された不純物領域ではない。このため、キャパ
シタを構成する電極間に比較的高い電圧を印加しても、
容量は一定値を維持する。このため、本実施例のキャパ
シタ構造を比較的高い電圧が使用される素子に適用した
としても、安定した動作を得ることができる。
【０１５８】本実施例では、キャパシタ絶縁層がシリコ
ン酸化膜２０３ｃ、シリコン窒化膜２０３ａ、シリコン
酸化膜２０３ｂの３層積層構造よりなっているため、実
施例３と同様、高いキャパシタ容量およびキャパシタ耐
圧を得ることができる。
ン酸化膜２０３ｃ、シリコン窒化膜２０３ａ、シリコン
酸化膜２０３ｂの３層積層構造よりなっているため、実
施例３と同様、高いキャパシタ容量およびキャパシタ耐
圧を得ることができる。
【０１５９】また、本実施例では、キャパシタを構成す
る下部電極がドープト多結晶シリコン膜２０１ａとシリ
サイド層２０２との２層積層構造を有しているため、実
施例４と同様、より一層キャパシタ容量の増大に寄与で
きるキャパシタを得ることができる。
る下部電極がドープト多結晶シリコン膜２０１ａとシリ
サイド層２０２との２層積層構造を有しているため、実
施例４と同様、より一層キャパシタ容量の増大に寄与で
きるキャパシタを得ることができる。
【０１６０】第１〜第６の実施例において、各シリサイ
ド層は、チタンシリサイドに限定されず、タングステン
シリサイド（ＷＳｉ2 ）、モリブデンシリサイド（Ｍｏ
Ｓｉ 2 ）、白金シリサイド（ＰｔＳｉ2 ）などであって
もよい。
ド層は、チタンシリサイドに限定されず、タングステン
シリサイド（ＷＳｉ2 ）、モリブデンシリサイド（Ｍｏ
Ｓｉ 2 ）、白金シリサイド（ＰｔＳｉ2 ）などであって
もよい。
【０１６１】なお、シリサイド層として白金シリサイド
を形成する場合には、たとえば図８のプロセスで表面全
面に白金層１０９がスパッタ法により形成される。この
後、６００℃の温度で３０分間熱処理を行なうことによ
って、図９に示す白金シリサイド層１０７ａ、１０７
ｂ、１０７ｃ、１０７ｄ、１０７ｅを形成した後に白金
が除去される。
を形成する場合には、たとえば図８のプロセスで表面全
面に白金層１０９がスパッタ法により形成される。この
後、６００℃の温度で３０分間熱処理を行なうことによ
って、図９に示す白金シリサイド層１０７ａ、１０７
ｂ、１０７ｃ、１０７ｄ、１０７ｅを形成した後に白金
が除去される。
【０１６２】第１〜第５の実施例では、キャパシタを構
成する下部電極とアルミニウムを含む層（たとえばアル
ミニウム層１１１あるいはアルミニウム・シリコン層２
１１）との間と、層間絶縁膜１１３、２１３とアルミニ
ウムを含む層との間とにバリア層１０９、２０９が設け
られている。このバリア層１０９、２０９は、アルミニ
ウムを含む層の層間絶縁膜に対する密着性を良好にする
とともに、アルミニウムを含む層がシリコンを含む層
（たとえばシリサイド層１０７ａ、２０７ａ）と直接接
触することにより生ずるアロイスパイクを防止する役割
をなしている。
成する下部電極とアルミニウムを含む層（たとえばアル
ミニウム層１１１あるいはアルミニウム・シリコン層２
１１）との間と、層間絶縁膜１１３、２１３とアルミニ
ウムを含む層との間とにバリア層１０９、２０９が設け
られている。このバリア層１０９、２０９は、アルミニ
ウムを含む層の層間絶縁膜に対する密着性を良好にする
とともに、アルミニウムを含む層がシリコンを含む層
（たとえばシリサイド層１０７ａ、２０７ａ）と直接接
触することにより生ずるアロイスパイクを防止する役割
をなしている。
【０１６３】また第１〜第５の実施例におけるバリア層
１０９、２０９は、窒化チタンに限定されず、シリコン
との間でシリサイドを形成する材質であり、シリコンと
の間でアロイスパイクを生じず、かつシリコン酸化膜と
密着性の良好な材質であればよい。
１０９、２０９は、窒化チタンに限定されず、シリコン
との間でシリサイドを形成する材質であり、シリコンと
の間でアロイスパイクを生じず、かつシリコン酸化膜と
密着性の良好な材質であればよい。
【０１６４】また第１〜第６の実施例において、キャパ
シタ絶縁層は、シリコン窒化膜とシリコン酸化膜の２層
構造もしくはシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜の３層構造とについて説明したが、これに限定
されるものではなく、キャパシタ電極間を互いに絶縁で
きる材質であればよい。
シタ絶縁層は、シリコン窒化膜とシリコン酸化膜の２層
構造もしくはシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜の３層構造とについて説明したが、これに限定
されるものではなく、キャパシタ電極間を互いに絶縁で
きる材質であればよい。
【０１６５】またキャパシタを構成する下部電極は、基
板表面に形成される不純物領域もしくはドープト多結晶
シリコン膜もしくはドープト多結晶シリコン膜とシリサ
イド層との積層構造に限定されず、これ以外の導電性を
有する材料であってもよい。
板表面に形成される不純物領域もしくはドープト多結晶
シリコン膜もしくはドープト多結晶シリコン膜とシリサ
イド層との積層構造に限定されず、これ以外の導電性を
有する材料であってもよい。
【０１６６】
【発明の効果】以上の説明より、本発明の半導体装置で
は、優れた容量および耐圧を有するキャパシタを得るこ
とができる。したがって、集積度を向上させても誤動作
の生じ難いキャパシタを実現することができる。
は、優れた容量および耐圧を有するキャパシタを得るこ
とができる。したがって、集積度を向上させても誤動作
の生じ難いキャパシタを実現することができる。
【０１６７】また本発明の好ましい局面に従う半導体装
置では、下部電極層が、不純物の導入された第２の多結
晶シリコン層を有しているため、電極間に高い電圧を印
加してもキャパシタの容量を高く維持することができ
る。
置では、下部電極層が、不純物の導入された第２の多結
晶シリコン層を有しているため、電極間に高い電圧を印
加してもキャパシタの容量を高く維持することができ
る。
【０１６８】本発明の好ましい他の局面に従う半導体装
置では、下部電極層が、不純物の導入された多結晶シリ
コン層とシリサイド層とを有しているため、より一層キ
ャパシタ容量の増大に寄与できるキャパシタを得ること
が可能となる。
置では、下部電極層が、不純物の導入された多結晶シリ
コン層とシリサイド層とを有しているため、より一層キ
ャパシタ容量の増大に寄与できるキャパシタを得ること
が可能となる。
【０１６９】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層は、シリコン窒化膜と
第１のシリコン酸化膜との２層積層構造を有しているた
め、より高いキャパシタ容量とキャパシタ耐圧を有する
キャパシタを得ることが可能となる。
導体装置では、キャパシタ絶縁層は、シリコン窒化膜と
第１のシリコン酸化膜との２層積層構造を有しているた
め、より高いキャパシタ容量とキャパシタ耐圧を有する
キャパシタを得ることが可能となる。
【０１７０】本発明の好ましいさらに他の局面に従う半
導体装置では、キャパシタ絶縁層は、下部電極層とキャ
パシタ絶縁層のシリコン窒化膜との間に形成された第２
のシリコン酸化膜を有しているため、より一層キャパシ
タ耐圧に優れたキャパシタを得ることが可能となる。
導体装置では、キャパシタ絶縁層は、下部電極層とキャ
パシタ絶縁層のシリコン窒化膜との間に形成された第２
のシリコン酸化膜を有しているため、より一層キャパシ
タ耐圧に優れたキャパシタを得ることが可能となる。
【０１７１】本発明の好ましいさらに他の局面に従う半
導体装置では、配線層は、上部電極層のシリサイド層と
アルミニウムを含む層との間に形成されたバリア層を有
しているため、アルミニウムを含む層とシリコンを含む
層とが直接接触することにより生ずるアロイスパイクを
防止することができる。
導体装置では、配線層は、上部電極層のシリサイド層と
アルミニウムを含む層との間に形成されたバリア層を有
しているため、アルミニウムを含む層とシリコンを含む
層とが直接接触することにより生ずるアロイスパイクを
防止することができる。
【０１７２】本発明の製造方法では、優れたキャパシタ
容量および耐圧を有するキャパシタを製造することがで
きる。
容量および耐圧を有するキャパシタを製造することがで
きる。
【図１】実験サンプル（Ａ）および（Ｂ）の構成を概略
的に示す断面図である。
的に示す断面図である。
【図２】実験サンプル（Ａ）および（Ｂ）のキャパシタ
耐圧と容量とを測定した結果を示すグラフである。
耐圧と容量とを測定した結果を示すグラフである。
【図３】本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図１０】本発明の第１の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図１１】本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図１２】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１３】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１４】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図１５】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図１６】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図１７】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図１８】実験サンプル（Ｃ）の構成を概略的に示す断
面図である。
面図である。
【図１９】実験サンプル（Ｃ）の電極間に印加した電圧
と容量とを測定した結果を示すグラフである。
と容量とを測定した結果を示すグラフである。
【図２０】実験サンプル（Ａ）の電極間に印加した電圧
と容量とを測定した結果を示すグラフである。
と容量とを測定した結果を示すグラフである。
【図２１】本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２２】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２３】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図２４】本発明の第４の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２５】本発明の第４の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２６】本発明の第４の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図２７】本発明の第４の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図２８】本発明の第４の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図２９】本発明の第４の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図３０】本発明の第４の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図３１】本発明の第５の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図３２】本発明の第５の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図３３】本発明の第５の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３４】本発明の第６の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図３５】本発明の第６の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図３６】本発明の第６の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３７】本発明の第６の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図３８】本発明の第６の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図３９】従来の半導体装置の構成を概略的に示す断面
図である。
図である。
【図４０】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
す概略断面図である。
【図４１】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
す概略断面図である。
【図４２】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
す概略断面図である。
【図４３】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
す概略断面図である。
【図４４】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
す概略断面図である。
【図４５】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
す概略断面図である。
１、１０１ ｐ+ 拡散領域 ３、１０３、２０３ａ シリコン窒化膜 ５、１０５、２０５ ノンドープト多結晶シリコン膜 ７、１０７ａ、２０７ａ シリサイド層 ２０３ｂ、２０３ｃ シリコン酸化膜
Claims (7)
- 【請求項１】 下部電極層と、 前記下部電極層上に形成されたキャパシタ絶縁層と、 前記下部電極層と絶縁するように前記キャパシタ絶縁層
上に形成された上部電極層とを備え、 前記上部電極層は、前記キャパシタ絶縁層に接する多結
晶シリコン層と、前記多結晶シリコン層上に形成される
シリサイド層とを有する、半導体装置。 - 【請求項２】 主表面を有する半導体基板をさらに備
え、 前記下部電極層は、不純物が導入された第２の多結晶シ
リコン層を有し、かつ前記半導体基板の主表面上に形成
されている、請求項１に記載の半導体装置。 - 【請求項３】 前記下部電極層は、前記第２の多結晶シ
リコン層上に形成された第２のシリサイド層を有する、
請求項２に記載の半導体装置。 - 【請求項４】 前記キャパシタ絶縁層はシリコン窒化膜
と、前記シリコン窒化膜上に形成された第１のシリコン
酸化膜とを有する、請求項１に記載の半導体装置。 - 【請求項５】 前記キャパシタ絶縁層は、前記下部電極
層と前記シリコン窒化膜との間に形成された第２のシリ
コン酸化膜を有する、請求項４に記載の半導体装置。 - 【請求項６】 前記上部電極層に接続された配線層をさ
らに備え、 前記配線層は、前記シリサイド層に電気的に接続された
バリア層とアルミニウムを含む層とを有し、 前記バリア層は、前記シリサイド層と前記アルミニウム
を含む層との間に形成されている、請求項１に記載の半
導体装置。 - 【請求項７】 下部電極層を形成する工程と、 前記下部電極層上にキャパシタ絶縁層を形成する工程
と、 前記下部電極層と絶縁するように前記キャパシタ絶縁層
上に上部電極層を形成する工程とを備え、 前記下部電極層を形成する工程は、 前記キャパシタ絶縁層に接するように多結晶シリコン層
を形成する工程と、 前記多結晶シリコン層上にシリサイド層を形成する工程
とを有する、半導体装置の製造方法。
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