JPH08201831A - 液晶表示素子の製造方法 - Google Patents
液晶表示素子の製造方法Info
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- JPH08201831A JPH08201831A JP1256195A JP1256195A JPH08201831A JP H08201831 A JPH08201831 A JP H08201831A JP 1256195 A JP1256195 A JP 1256195A JP 1256195 A JP1256195 A JP 1256195A JP H08201831 A JPH08201831 A JP H08201831A
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Abstract
(57)【要約】
【目的】液晶セルのダメージをなくして、めっき層の密
着性を高める。 【構成】順次下記Ａ工程〜Ｇ工程から成る液晶パネルの
製造方法。 Ａ工程：ガラス基板３にＩＴＯ透明電極７を形成するこ
とで表示領域５を設ける。Ｂ工程：ガラス基板２にＩＴ
Ｏ透明電極６を形成することで表示領域５を設け、非表
示領域の透明電極パターン上に無電解めっきによりＮｉ
−Ｐ層８を設ける。Ｃ工程：ガラス基板２のＮｉ−Ｐ層
８に対して１７０〜２５０℃の温度でもって加熱する。
Ｄ工程：ガラス基板２、３の各表示領域５上に配向膜を
形成し、配向膜の表面をラビング処理する。Ｅ工程：表
示領域５の周囲にそってシール部材４を介してガラス基
板２、３を貼り合わせる。Ｆ工程：表示領域５内に液晶
材を注入する。Ｇ工程：ガラス基板２の非表示領域にお
けるＩＴＯ透明電極６上Ｎｉ−Ｐ層８上にＡｕ層９を無
電解めっきによって形成する。
着性を高める。 【構成】順次下記Ａ工程〜Ｇ工程から成る液晶パネルの
製造方法。 Ａ工程：ガラス基板３にＩＴＯ透明電極７を形成するこ
とで表示領域５を設ける。Ｂ工程：ガラス基板２にＩＴ
Ｏ透明電極６を形成することで表示領域５を設け、非表
示領域の透明電極パターン上に無電解めっきによりＮｉ
−Ｐ層８を設ける。Ｃ工程：ガラス基板２のＮｉ−Ｐ層
８に対して１７０〜２５０℃の温度でもって加熱する。
Ｄ工程：ガラス基板２、３の各表示領域５上に配向膜を
形成し、配向膜の表面をラビング処理する。Ｅ工程：表
示領域５の周囲にそってシール部材４を介してガラス基
板２、３を貼り合わせる。Ｆ工程：表示領域５内に液晶
材を注入する。Ｇ工程：ガラス基板２の非表示領域にお
けるＩＴＯ透明電極６上Ｎｉ−Ｐ層８上にＡｕ層９を無
電解めっきによって形成する。
Description
【０００１】
【産業上の利用分野】本発明はガラス基板や有機フィル
ム等の上に形成した透明導電膜上に更に無電解めっきに
よりめっき層を被覆した液晶表示素子の製造方法に関す
るものである。
ム等の上に形成した透明導電膜上に更に無電解めっきに
よりめっき層を被覆した液晶表示素子の製造方法に関す
るものである。
【０００２】
【従来の技術】近年、ガラス基板の上に駆動用半導体素
子を搭載したＣＯＧ（Ｃｈｉｐ ＯｎＧｌａｓｓ、チッ
プ・オン・グラス）方式の液晶モジュールが提案され、
すでに実用化されている。
子を搭載したＣＯＧ（Ｃｈｉｐ ＯｎＧｌａｓｓ、チッ
プ・オン・グラス）方式の液晶モジュールが提案され、
すでに実用化されている。
【０００３】ＣＯＧ方式の液晶モジュールによれば、イ
ンジウム・スズ・オキサイド（略してＩＴＯと称する）
を透明導電材として用いて、透明電極や透明配線を形成
しているが、そのＩＴＯ自体の抵抗値が大きくなるため
に（シート抵抗：１０〜２００Ω／□）、駆動用半導体
素子を駆動させるだけの十分なる電流量を確保すること
ができなかった。
ンジウム・スズ・オキサイド（略してＩＴＯと称する）
を透明導電材として用いて、透明電極や透明配線を形成
しているが、そのＩＴＯ自体の抵抗値が大きくなるため
に（シート抵抗：１０〜２００Ω／□）、駆動用半導体
素子を駆動させるだけの十分なる電流量を確保すること
ができなかった。
【０００４】そこで、上記ＩＴＯ透明導電層の上にＣｒ
層とＡｌ層との積層、Ｃｒ層やＡｕ層との積層あるいは
Ｎｉ層やＡｕ層との積層を蒸着法やスパッタ法もしくは
無電解めっき法等により形成して、その配線抵抗を下げ
ることが行われている。就中、選択的に成膜でき、かつ
製造コストが低減できる無電解めっき法を採用する傾向
にある。
層とＡｌ層との積層、Ｃｒ層やＡｕ層との積層あるいは
Ｎｉ層やＡｕ層との積層を蒸着法やスパッタ法もしくは
無電解めっき法等により形成して、その配線抵抗を下げ
ることが行われている。就中、選択的に成膜でき、かつ
製造コストが低減できる無電解めっき法を採用する傾向
にある。
【０００５】また、上記めっき積層構造としては、Ｎｉ
−Ｐ系もしくはＮｉ−Ｂ系等のめっき膜およびそれらを
組み合わせた膜の上にＡｕ等の貴金属を形成する構造も
提案されている（特公平３−６４８６９号、特開昭６３
−２５５３７７号参照）。
−Ｐ系もしくはＮｉ−Ｂ系等のめっき膜およびそれらを
組み合わせた膜の上にＡｕ等の貴金属を形成する構造も
提案されている（特公平３−６４８６９号、特開昭６３
−２５５３７７号参照）。
【０００６】ところで、ＣＯＧ方式液晶モジュールにお
いて、上記無電解めっき法を行う場合には、（１）２枚
のガラス基板の貼り合わせ前の段階の各ガラス基板（ウ
ェハー）に対してめっきする方法、あるいは（２）２枚
のガラス基板を貼り合わせした後（液晶セル）にめっき
する方法、とがあるが、生産効率や工程内不良損失を低
減するために、後者（２）の方法が望ましい。
いて、上記無電解めっき法を行う場合には、（１）２枚
のガラス基板の貼り合わせ前の段階の各ガラス基板（ウ
ェハー）に対してめっきする方法、あるいは（２）２枚
のガラス基板を貼り合わせした後（液晶セル）にめっき
する方法、とがあるが、生産効率や工程内不良損失を低
減するために、後者（２）の方法が望ましい。
【０００７】また、（１）および（２）のいずれの方法
にせよ、めっき層の密着性を高めるためには、１７０〜
２５０℃にまで高温加熱処理する必要がある。すなわ
ち、特公平３−６４８６９号等により提案されているめ
っき積層構造である場合には、前処理、触媒付与、Ｎｉ
めっき、Ａｕめっきという各工程を経ることで、めっき
が行われるが、そのＮｉめっき工程と、Ａｕめっき工程
との間に、オーブン等により１７０〜２５０℃で加熱す
ることで、めっき層のＩＴＯ透明導電層に対する密着性
を高めることができる。
にせよ、めっき層の密着性を高めるためには、１７０〜
２５０℃にまで高温加熱処理する必要がある。すなわ
ち、特公平３−６４８６９号等により提案されているめ
っき積層構造である場合には、前処理、触媒付与、Ｎｉ
めっき、Ａｕめっきという各工程を経ることで、めっき
が行われるが、そのＮｉめっき工程と、Ａｕめっき工程
との間に、オーブン等により１７０〜２５０℃で加熱す
ることで、めっき層のＩＴＯ透明導電層に対する密着性
を高めることができる。
【０００８】
【発明が解決しようとする問題点】しかしながら、上記
めっき法によれば、１７０〜２５０℃という加熱温度で
は、液晶セルにダメージを与えるという問題点がある。
めっき法によれば、１７０〜２５０℃という加熱温度で
は、液晶セルにダメージを与えるという問題点がある。
【０００９】したがって、本発明の目的はめっき層の密
着性を高めるための加熱処理に伴うダメージをなくし、
これによって高性能かつ高信頼性の液晶表示素子の製造
方法を提供することにある。
着性を高めるための加熱処理に伴うダメージをなくし、
これによって高性能かつ高信頼性の液晶表示素子の製造
方法を提供することにある。
【００１０】
【問題点を解決するための手段】本発明の液晶表示素子
の製造方法は、下記Ａ工程〜Ｇ工程を含むことを特徴と
する。 Ａ工程：一方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設ける。 Ｂ工程：他方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設け、かつ
非表示領域の透明電極パターン上に無電解めっきにより
第１のめっき層を設ける。 Ｃ工程：前記他方の透明基板における第１のめっき層に
対して１７０〜２５０℃の温度でもって加熱する。 Ｄ工程：前記一方の透明基板および他方の透明基板の各
表示領域上に配向膜を形成し、該配向膜の表面をラビン
グ処理する。 Ｅ工程：前記一方の透明基板と他方の透明基板とを表示
領域の周囲にそって配した接着用樹脂から成るシール部
材を介して貼り合わせる。 Ｆ工程：前記２枚の透明基板間の表示領域内に液晶材を
注入する。 Ｇ工程：前記他方の透明基板の非表示領域における透明
電極パターン上第１のめっき層上に第２のめっき層を無
電解めっきによって形成する。
の製造方法は、下記Ａ工程〜Ｇ工程を含むことを特徴と
する。 Ａ工程：一方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設ける。 Ｂ工程：他方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設け、かつ
非表示領域の透明電極パターン上に無電解めっきにより
第１のめっき層を設ける。 Ｃ工程：前記他方の透明基板における第１のめっき層に
対して１７０〜２５０℃の温度でもって加熱する。 Ｄ工程：前記一方の透明基板および他方の透明基板の各
表示領域上に配向膜を形成し、該配向膜の表面をラビン
グ処理する。 Ｅ工程：前記一方の透明基板と他方の透明基板とを表示
領域の周囲にそって配した接着用樹脂から成るシール部
材を介して貼り合わせる。 Ｆ工程：前記２枚の透明基板間の表示領域内に液晶材を
注入する。 Ｇ工程：前記他方の透明基板の非表示領域における透明
電極パターン上第１のめっき層上に第２のめっき層を無
電解めっきによって形成する。
【００１１】
【実施例】以下、本発明をＣＯＧ方式液晶モジュールを
例にとって詳細に説明する。図１と図２は、このＣＯＧ
方式液晶モジュールの駆動用半導体素子を搭載する前の
構成であって、通常、これを液晶セルを称する。図１は
液晶セル１の正面図であり、図２は図１に示す切断面線
Ｘ−Ｘによる断面図である。
例にとって詳細に説明する。図１と図２は、このＣＯＧ
方式液晶モジュールの駆動用半導体素子を搭載する前の
構成であって、通常、これを液晶セルを称する。図１は
液晶セル１の正面図であり、図２は図１に示す切断面線
Ｘ−Ｘによる断面図である。
【００１２】液晶セル１は、２枚のソーダライムガラス
から成るガラス基板２、３をシール部４でもって貼り合
わせた構造であり、そのシール部４によって囲まれた内
部領域に液晶が封入され、表示領域５をなす。各ガラス
基板２、３のそれぞれの内主面にＩＴＯ透明電極６、７
（シート抵抗：１０Ω／□）が配列されている。これら
ＩＴＯ透明電極６、７は相互に直交するように配列さ
れ、その上に配向膜（図示せず）を形成し、更にこの配
向膜の表面をラビング処理して液晶分子の向きを所定の
方向に設定する。
から成るガラス基板２、３をシール部４でもって貼り合
わせた構造であり、そのシール部４によって囲まれた内
部領域に液晶が封入され、表示領域５をなす。各ガラス
基板２、３のそれぞれの内主面にＩＴＯ透明電極６、７
（シート抵抗：１０Ω／□）が配列されている。これら
ＩＴＯ透明電極６、７は相互に直交するように配列さ
れ、その上に配向膜（図示せず）を形成し、更にこの配
向膜の表面をラビング処理して液晶分子の向きを所定の
方向に設定する。
【００１３】また、図３はガラス基板３上の非表示領域
に積層しためっき層であって、８は第１のめっき層であ
るＮｉ−Ｐ層であり、９は第２のめっき層であるＡｕ層
である。
に積層しためっき層であって、８は第１のめっき層であ
るＮｉ−Ｐ層であり、９は第２のめっき層であるＡｕ層
である。
【００１４】次に上記構成の液晶セル１を作製する工程
を詳述する。Ａ工程はガラス基板３（走査側電極基板）
に関し、Ｂ工程とＣ工程はガラス基板２（信号側電極基
板）に関する。なお、Ｂ工程〜Ｃ工程とＡ工程の順序は
入れ替えてもよい。
を詳述する。Ａ工程はガラス基板３（走査側電極基板）
に関し、Ｂ工程とＣ工程はガラス基板２（信号側電極基
板）に関する。なお、Ｂ工程〜Ｃ工程とＡ工程の順序は
入れ替えてもよい。
【００１５】Ａ工程：ガラス基板３において、一方主面
上にスパッタリングもしくは蒸着によりＩＴＯ膜（厚み
５００〜３，０００Å）を形成し、フォトエッチングに
より正方形もしくは矩形状の表示領域５に複数のＩＴＯ
透明電極７をライン状に配列する。なお、図示しない
が、ガラス基板３のＩＴＯ透明電極７をガラス基板２上
に導電するための銀ペーストを塗布する。
上にスパッタリングもしくは蒸着によりＩＴＯ膜（厚み
５００〜３，０００Å）を形成し、フォトエッチングに
より正方形もしくは矩形状の表示領域５に複数のＩＴＯ
透明電極７をライン状に配列する。なお、図示しない
が、ガラス基板３のＩＴＯ透明電極７をガラス基板２上
に導電するための銀ペーストを塗布する。
【００１６】Ｂ工程：ガラス基板２の一主面にスパッタ
リングもしくは蒸着によりＩＴＯ膜（厚み５００〜３，
０００Å）を形成する。次いでフォトエッチングにより
表示領域５に複数のＩＴＯ透明電極６をライン状に配列
するとともに、このＩＴＯ透明電極６をガラス基板２の
非表示領域にまで延在させる。その後にＩＴＯ透明電極
６の全体にわたって無電解めっきによりＮｉ−Ｐ層（厚
み０．３〜１．０μｍ）を設け、然る後に表示領域５上
のＮｉ−Ｐ層をエッチングにより除去する。
リングもしくは蒸着によりＩＴＯ膜（厚み５００〜３，
０００Å）を形成する。次いでフォトエッチングにより
表示領域５に複数のＩＴＯ透明電極６をライン状に配列
するとともに、このＩＴＯ透明電極６をガラス基板２の
非表示領域にまで延在させる。その後にＩＴＯ透明電極
６の全体にわたって無電解めっきによりＮｉ−Ｐ層（厚
み０．３〜１．０μｍ）を設け、然る後に表示領域５上
のＮｉ−Ｐ層をエッチングにより除去する。
【００１７】Ｃ工程：ガラス基板２におけるＮｉ−Ｐ層
８に対してオーブンを用いて１７０〜２５０℃の温度で
もって約１時間加熱する。
８に対してオーブンを用いて１７０〜２５０℃の温度で
もって約１時間加熱する。
【００１８】Ｄ工程：ガラス基板２、３の各表示領域５
上に配向膜（図示せず）を形成し、この配向膜の表面を
ラビング処理する。なお、配向膜を塗布した後に焼成す
るので、この焼成をＣ工程のオーブン加熱と兼ねてもよ
い。
上に配向膜（図示せず）を形成し、この配向膜の表面を
ラビング処理する。なお、配向膜を塗布した後に焼成す
るので、この焼成をＣ工程のオーブン加熱と兼ねてもよ
い。
【００１９】Ｅ工程：各ガラス基板２、３を各ＩＴＯ透
明電極ライン６、７が交差するように、かつ対向するよ
うに配置し、次いで表示領域５の周囲をシール部４でも
って封止する。
明電極ライン６、７が交差するように、かつ対向するよ
うに配置し、次いで表示領域５の周囲をシール部４でも
って封止する。
【００２０】Ｆ工程：表示領域５内に液晶材を注入す
る。そして、本工程後に点灯検査をおこなって不良品を
除くことができる。
る。そして、本工程後に点灯検査をおこなって不良品を
除くことができる。
【００２１】Ｇ工程：ガラス基板２上Ｎｉ−Ｐ層８上に
無電解めっきによりＡｕ層９を形成する。具体的には、
Ｎｉ−Ｐ層８の上に無電解めっきによりＡｕ層９（厚み
０．２〜１．５μｍ）を形成する場合、Ａｕ層９は置換
Ａｕめっき層と厚付けＡｕめっき層とを順次積層したも
のである。置換Ａｕめっき層は、その下地にあるＮｉ−
Ｐ層８との置換反応によりＡｕが析出することで形成さ
れるものであって、通常、膜厚０．１μｍ以下である。
また、厚付けＡｕめっき層は自己触媒タイプであって、
置換Ａｕめっき層の上に自己触媒作用によりＡｕが析出
することで形成されるものであり、これによって、その
膜厚を大きくすることができるとともに、配線抵抗が小
さくできる。
無電解めっきによりＡｕ層９を形成する。具体的には、
Ｎｉ−Ｐ層８の上に無電解めっきによりＡｕ層９（厚み
０．２〜１．５μｍ）を形成する場合、Ａｕ層９は置換
Ａｕめっき層と厚付けＡｕめっき層とを順次積層したも
のである。置換Ａｕめっき層は、その下地にあるＮｉ−
Ｐ層８との置換反応によりＡｕが析出することで形成さ
れるものであって、通常、膜厚０．１μｍ以下である。
また、厚付けＡｕめっき層は自己触媒タイプであって、
置換Ａｕめっき層の上に自己触媒作用によりＡｕが析出
することで形成されるものであり、これによって、その
膜厚を大きくすることができるとともに、配線抵抗が小
さくできる。
【００２２】然る後にガラス基板２上に駆動用半導体素
子を搭載し、更にこの駆動用半導体素子の端子を上記Ａ
ｕ層９の電極部とワイヤボンディングする。かくして、
上記一連の工程によりＣＯＧ方式液晶モジュールを作製
することができた。
子を搭載し、更にこの駆動用半導体素子の端子を上記Ａ
ｕ層９の電極部とワイヤボンディングする。かくして、
上記一連の工程によりＣＯＧ方式液晶モジュールを作製
することができた。
【００２３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲内で種々の
変更、改良等は何ら差し支えない。たとえば、上記実施
例のＢ工程によれば、ガラス基板２にエッチングにより
ＩＴＯ透明電極６をライン状配列した後に、そのＩＴＯ
透明電極６の全体にわたってＮｉ−Ｐ層を設け、その後
に表示領域５上のＮｉ−Ｐ層をエッチングにより除去し
たが、その他にガラス基板２上にＩＴＯ層とＮｉ−Ｐ層
とを全面にわたって形成した後に、エッチングによりパ
ターニングしてもよい。
のではなく、本発明の要旨を逸脱しない範囲内で種々の
変更、改良等は何ら差し支えない。たとえば、上記実施
例のＢ工程によれば、ガラス基板２にエッチングにより
ＩＴＯ透明電極６をライン状配列した後に、そのＩＴＯ
透明電極６の全体にわたってＮｉ−Ｐ層を設け、その後
に表示領域５上のＮｉ−Ｐ層をエッチングにより除去し
たが、その他にガラス基板２上にＩＴＯ層とＮｉ−Ｐ層
とを全面にわたって形成した後に、エッチングによりパ
ターニングしてもよい。
【００２４】あるいは上記実施例によれば、第１のめっ
き層としてＮｉ−Ｐ層を、第２のめっき層としてＡｕ層
を形成したが、それ以外に第１のめっき層としてＮｉ−
Ｂ層、Ｎｉ−Ｃｏ−Ｐ層、Ｎｉ−Ｃｕ−Ｐ層、Ｎｉ−Ｃ
ｒ−Ｐ層、Ｎｉ−Ｆｅ−Ｐ層、Ｎｉ−Ｃｏ−Ｃｒ−Ｐ層
等を、第２のめっき層としてＡｇ、Ｐｄ、Ｐｔ、Ｒｈ、
Ｒｕ等を形成してもよい。
き層としてＮｉ−Ｐ層を、第２のめっき層としてＡｕ層
を形成したが、それ以外に第１のめっき層としてＮｉ−
Ｂ層、Ｎｉ−Ｃｏ−Ｐ層、Ｎｉ−Ｃｕ−Ｐ層、Ｎｉ−Ｃ
ｒ−Ｐ層、Ｎｉ−Ｆｅ−Ｐ層、Ｎｉ−Ｃｏ−Ｃｒ−Ｐ層
等を、第２のめっき層としてＡｇ、Ｐｄ、Ｐｔ、Ｒｈ、
Ｒｕ等を形成してもよい。
【００２５】
【発明の効果】以上のように、本発明によれば、Ｂ工程
において、他方の透明基板上に透明電極パターンを形成
することで正方形もしくは矩形状の表示領域を設け、か
つ非表示領域の透明電極パターン上に無電解めっきによ
り第１のめっき層を設け、次いでＣ工程において、他方
の透明基板における第１のめっき層に対して１７０〜２
５０℃の温度でもって加熱し、これによってめっき層の
透明電極パターンに対する密着性を高めることができ、
これにより、加熱処理に伴う液晶セルのダメージをなく
し、その結果、高性能かつ高信頼性の液晶表示素子が提
供できる。
において、他方の透明基板上に透明電極パターンを形成
することで正方形もしくは矩形状の表示領域を設け、か
つ非表示領域の透明電極パターン上に無電解めっきによ
り第１のめっき層を設け、次いでＣ工程において、他方
の透明基板における第１のめっき層に対して１７０〜２
５０℃の温度でもって加熱し、これによってめっき層の
透明電極パターンに対する密着性を高めることができ、
これにより、加熱処理に伴う液晶セルのダメージをなく
し、その結果、高性能かつ高信頼性の液晶表示素子が提
供できる。
【００２６】しかも、液晶セルにめっきができるように
なった場合には、液晶セルの組立前にガラス基板上にめ
っきする方法に比べて、良品のみにめっきをすればよ
く、工程内不良損失が抑えられ、これにより、製造効率
が高められ、製造コストが低減できる。
なった場合には、液晶セルの組立前にガラス基板上にめ
っきする方法に比べて、良品のみにめっきをすればよ
く、工程内不良損失が抑えられ、これにより、製造効率
が高められ、製造コストが低減できる。
【００２７】その上、ＣＯＧ方式液晶モジュールのよう
に、ガラス基板上に駆動用半導体素子を搭載し、ワイヤ
ーボンデイングした場合においては、このワイヤーボン
デイングが十分に行われるとともに、たとえば１．５μ
ｍの厚みのＡｕめっき層を形成することで、シート抵抗
を０．０３〜０．０２Ω／□にまで下げ、配線抵抗が顕
著に低下できる。
に、ガラス基板上に駆動用半導体素子を搭載し、ワイヤ
ーボンデイングした場合においては、このワイヤーボン
デイングが十分に行われるとともに、たとえば１．５μ
ｍの厚みのＡｕめっき層を形成することで、シート抵抗
を０．０３〜０．０２Ω／□にまで下げ、配線抵抗が顕
著に低下できる。
【図１】実施例の液晶セルの正面図である。
【図２】図１の液晶セルにおける切断面線Ｘ−Ｘによる
断面図である。
断面図である。
【図３】実施例の液晶セルの要部拡大図である。
１ 液晶セル ２、３ ガラス基板 ６、７ ＩＴＯ透明電極 ８ Ｎｉ−Ｐ層 ９ Ａｕ層
Claims (1)
- 【請求項１】 下記Ａ工程〜Ｇ工程を含む液晶表示素子
の製造方法。 Ａ工程：一方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設ける。 Ｂ工程：他方の透明基板上に透明電極パターンを形成す
ることで正方形もしくは矩形状の表示領域を設け、かつ
非表示領域の透明電極パターン上に無電解めっきにより
第１のめっき層を設ける。 Ｃ工程：前記他方の透明基板における第１のめっき層に
対して１７０〜２５０℃の温度でもって加熱する。 Ｄ工程：前記一方の透明基板および他方の透明基板の各
表示領域上に配向膜を形成し、該配向膜の表面をラビン
グ処理する。 Ｅ工程：前記一方の透明基板と他方の透明基板とを表示
領域の周囲にそって配した接着用樹脂から成るシール部
材を介して貼り合わせる。 Ｆ工程：前記２枚の透明基板間の表示領域内に液晶材を
注入する。 Ｇ工程：前記他方の透明基板の非表示領域における透明
電極パターン上第１のめっき層上に第２のめっき層を無
電解めっきによって形成する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256195A JPH08201831A (ja) | 1995-01-30 | 1995-01-30 | 液晶表示素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256195A JPH08201831A (ja) | 1995-01-30 | 1995-01-30 | 液晶表示素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08201831A true JPH08201831A (ja) | 1996-08-09 |
Family
ID=11808768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1256195A Pending JPH08201831A (ja) | 1995-01-30 | 1995-01-30 | 液晶表示素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08201831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330652A (ja) * | 1997-06-10 | 1999-11-30 | Canon Inc | 基板及びその製造方法 |
| JP2013136810A (ja) * | 2011-12-28 | 2013-07-11 | Tekurabo:Kk | 半導体部品の製造方法 |
-
1995
- 1995-01-30 JP JP1256195A patent/JPH08201831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330652A (ja) * | 1997-06-10 | 1999-11-30 | Canon Inc | 基板及びその製造方法 |
| JP2013136810A (ja) * | 2011-12-28 | 2013-07-11 | Tekurabo:Kk | 半導体部品の製造方法 |
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