JPS5953636B2 - 半導体記憶セル - Google Patents
半導体記憶セルInfo
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- JPS5953636B2 JPS5953636B2 JP55090897A JP9089780A JPS5953636B2 JP S5953636 B2 JPS5953636 B2 JP S5953636B2 JP 55090897 A JP55090897 A JP 55090897A JP 9089780 A JP9089780 A JP 9089780A JP S5953636 B2 JPS5953636 B2 JP S5953636B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は２進情報記憶回路に関するもので、特に集積回
路化に向いた半導体メモリセルに関するものである。
路化に向いた半導体メモリセルに関するものである。
大容量高速動作のメモリＩＣではメモリセル内容の読出
時において、動作が安定しながら流しうる読出電流ＩＲ
が例えば１ｍＡ程度に大きいことが必要である。
時において、動作が安定しながら流しうる読出電流ＩＲ
が例えば１ｍＡ程度に大きいことが必要である。
さらに４０９６ワード×１ビット／ＩＣの様な集積度の
場合を考えると、上記の読出電流ＩＲは選択された１ビ
ットのみの消費電流であり、非選択の４０９５ビットで
は内容の保持だけのために保持電流工Ｈが消費されるの
で、合計としてＩＲ＋４０９５×工Ｈが消費される。実
際には保持電流ＩＨの項が支配的になり、特に大容量記
憶では、低消費電流化のためにはこのＩＨを減らすこと
が効果的である。従来この種のメモリセルはＥＳＳＣＣ
−ＥＳＳＣ工ＲＣ７９Ｄｉｇｅｓｔ０ｆＴｅｃｈｎｆｃ
ａ１ＰａｐｅｒｓＰ１５２〜１５４にＰ、Ｐｙｄｖａｌ
ａｎｄＤ、Ｋｒａｎ２ｅｒが「ＳｔａｔｉｃＢｉｐｏｌ
ａｒＲＡＭＣｅｌｌｉｔｈＥｘｐｏｎｅｎｔｉａｌＬｏ
ａｄＣｈａｒａｃｔｅｒｉｓｔｉｏ」を発表し、種々の
メモリセルの長所、短所を述べている。
場合を考えると、上記の読出電流ＩＲは選択された１ビ
ットのみの消費電流であり、非選択の４０９５ビットで
は内容の保持だけのために保持電流工Ｈが消費されるの
で、合計としてＩＲ＋４０９５×工Ｈが消費される。実
際には保持電流ＩＨの項が支配的になり、特に大容量記
憶では、低消費電流化のためにはこのＩＨを減らすこと
が効果的である。従来この種のメモリセルはＥＳＳＣＣ
−ＥＳＳＣ工ＲＣ７９Ｄｉｇｅｓｔ０ｆＴｅｃｈｎｆｃ
ａ１ＰａｐｅｒｓＰ１５２〜１５４にＰ、Ｐｙｄｖａｌ
ａｎｄＤ、Ｋｒａｎ２ｅｒが「ＳｔａｔｉｃＢｉｐｏｌ
ａｒＲＡＭＣｅｌｌｉｔｈＥｘｐｏｎｅｎｔｉａｌＬｏ
ａｄＣｈａｒａｃｔｅｒｉｓｔｉｏ」を発表し、種々の
メモリセルの長所、短所を述べている。
メモリセルを構成するトランジスタ対のコレクタ負荷は
第１の場合には抵抗であり、第２の場合には直列抵抗を
有するダイオードと並列に接続された抵抗であり、さら
に第３の場合には直列抵抗を有したショットキーダイオ
ードの直列接続である。第１図〜第３図にその構成を示
す。
第１の場合には抵抗であり、第２の場合には直列抵抗を
有するダイオードと並列に接続された抵抗であり、さら
に第３の場合には直列抵抗を有したショットキーダイオ
ードの直列接続である。第１図〜第３図にその構成を示
す。
第２図ではメモリセル読出時のメモリセルの電圧降下を
少くするためＰＮ接合ダイオードをショットキーダイオ
ードに置きかえ、第３図では基本動作に不必要なショッ
トキーダイオードの直列抵抗をとり除いてある。この種
の回路において第１に注目すべき点は交叉結合されたト
ランジスタのコレクタ間電位差ΔＶＣであり、第４図に
第１図〜第３図の従来例に対し、メモリセル消費電流Ｉ
に対するコレクタ間電位差ΔＶＣを示す。第１図におい
て、抵抗Ｒ１ １、Ｒ１２は１０にΩであり、コレクタ
間電位差ΔＶＣはＲ１ｌとＲ１２、の電圧降下の差であ
る。
少くするためＰＮ接合ダイオードをショットキーダイオ
ードに置きかえ、第３図では基本動作に不必要なショッ
トキーダイオードの直列抵抗をとり除いてある。この種
の回路において第１に注目すべき点は交叉結合されたト
ランジスタのコレクタ間電位差ΔＶＣであり、第４図に
第１図〜第３図の従来例に対し、メモリセル消費電流Ｉ
に対するコレクタ間電位差ΔＶＣを示す。第１図におい
て、抵抗Ｒ１ １、Ｒ１２は１０にΩであり、コレクタ
間電位差ΔＶＣはＲ１ｌとＲ１２、の電圧降下の差であ
る。
メモリセルの全消費電流）Ｉが零から増加するとΔＶＣ
が増加し、さらに増加するとトランジスタの飽和現象に
よりΔＶＣが減少する。第４図中ではトランジスタ電流
増幅率ｈＦＥ＝５０としＣ４１の曲線で示す。電圧ΔＶ
Ｃは静的障害防止及び動的障害防止の上から一定電；
圧以上が必要であり、例えばＯ、２５Ｖ程度に設定され
ると、第４図でＩＤ／ＩＨ−−５０ヰｈＦＥ（トランジ
スタＴｌｌ、Ｔ１２）がわかる°従０て・；１−本発明
の目的に合わない。
が増加し、さらに増加するとトランジスタの飽和現象に
よりΔＶＣが減少する。第４図中ではトランジスタ電流
増幅率ｈＦＥ＝５０としＣ４１の曲線で示す。電圧ΔＶ
Ｃは静的障害防止及び動的障害防止の上から一定電；
圧以上が必要であり、例えばＯ、２５Ｖ程度に設定され
ると、第４図でＩＤ／ＩＨ−−５０ヰｈＦＥ（トランジ
スタＴｌｌ、Ｔ１２）がわかる°従０て・；１−本発明
の目的に合わない。
第２図の従来例で抵抗Ｒ２ｌ，Ｒ２２が２００ｋΩ，Ｒ
Ｓ２ｌ，２２が２５０ΩトランジスタＴ２ｌ，Ｔ２２の
ＨＦＢが５０のときのΔＣの曲線を第４図中の曲線４２
で示す。
Ｓ２ｌ，２２が２５０ΩトランジスタＴ２ｌ，Ｔ２２の
ＨＦＢが５０のときのΔＣの曲線を第４図中の曲線４２
で示す。
低電流領域ではＲ２ｌ，Ｒ２２の電圧降下の差でΔＣが
確保され、大電流領域ではシヨツトキーダイオードＤ２
ｌ，Ｄ２２の直列抵抗ＲＳ２ｌ，ＲＳ２２の電圧降下の
差でΔＶＣが確保される。従つて、ＩＲ／ＩＨの比は抵
抗Ｒ２ｌＪＲ２２と抵抗ＲＳ２ｌ，ＲＳ２２の値により
かなり自由に設定できるため、保持状態での消費電流を
少く、続出書込時の高速化が期待できる。またモノリツ
ク半導体集積回路としての実現可能性が良好である。し
かしながら、第４図中で見られるごとく中電流領域でΔ
ＶＣが極端に低下する領域があり、ＩＲ／ＩＨの比を大
きくする様に抵抗値を設定するほど谷が深くなり、動作
上不安定な電流領域が存在する。第３図は接合の良さを
示す係数Ｎが大きなシヨツトキーダイオード同志を直列
接続したもので、１つのシヨツトキーダイオードの電圧
降下ＶＳＢＤはＮ−ＫＴＩＳＢＤＳＢＤ＝？１ｎ？で示
される。
確保され、大電流領域ではシヨツトキーダイオードＤ２
ｌ，Ｄ２２の直列抵抗ＲＳ２ｌ，ＲＳ２２の電圧降下の
差でΔＶＣが確保される。従つて、ＩＲ／ＩＨの比は抵
抗Ｒ２ｌＪＲ２２と抵抗ＲＳ２ｌ，ＲＳ２２の値により
かなり自由に設定できるため、保持状態での消費電流を
少く、続出書込時の高速化が期待できる。またモノリツ
ク半導体集積回路としての実現可能性が良好である。し
かしながら、第４図中で見られるごとく中電流領域でΔ
ＶＣが極端に低下する領域があり、ＩＲ／ＩＨの比を大
きくする様に抵抗値を設定するほど谷が深くなり、動作
上不安定な電流領域が存在する。第３図は接合の良さを
示す係数Ｎが大きなシヨツトキーダイオード同志を直列
接続したもので、１つのシヨツトキーダイオードの電圧
降下ＶＳＢＤはＮ−ＫＴＩＳＢＤＳＢＤ＝？１ｎ？で示
される。
ＱＩＳｑ
／ＫＴ：ダイオードの熱応力
ＩＳ：ダイオードの逆方向飽和電流
ＩＳＢＤ：シヨツトキーダイオードを流れる順方向電流
これらから、トランジスタＴ２ｌ，Ｔ２２の電流増幅率
をＨＦＢとすると、ΔＶＣは２Ｎ−ＲＴ Δｃ＝？１ｎｈＦＥｑ で示されΔＶＣはＩＳＢＤに無関係となる。
これらから、トランジスタＴ２ｌ，Ｔ２２の電流増幅率
をＨＦＢとすると、ΔＶＣは２Ｎ−ＲＴ Δｃ＝？１ｎｈＦＥｑ で示されΔＶＣはＩＳＢＤに無関係となる。
第４図ではＮ＝１，５，ｈＦＥ＝５０のときの値が４３
の曲線で示されている。この例でも保持状態での消費電
流が少く読出書一込時の高速動作を期待でき、さらにΔ
ＶＣが一定で安定な動作を期待できるがモノリシツク半
導体で実現するためにはシヨツトキーダイオードの直列
接続のため、第１図及び第２図の従来例よりもさらに別
の絶縁領域が必要となる。
の曲線で示されている。この例でも保持状態での消費電
流が少く読出書一込時の高速動作を期待でき、さらにΔ
ＶＣが一定で安定な動作を期待できるがモノリシツク半
導体で実現するためにはシヨツトキーダイオードの直列
接続のため、第１図及び第２図の従来例よりもさらに別
の絶縁領域が必要となる。
これは限られ４た面積に大容量のメモリを入れるときに
大きな問題となる。また本メモリセルは特に読出時のワ
ードラインＷＬ８ｌとディジットラインＤＬ２ｌ，ＤＬ
２２の間の電圧降下が大きく、ダイオード）Ｄ３ｌ，Ｄ
３２で０．６Ｖ１同じくＤ３Ｏｌ，Ｄ３Ｏ２で０．６Ｖ
トランジスタＴ３ｌ，Ｔ３２の０Ｎ時のベース、エミツ
タ間電圧０．８で合計２Ｖ程度が必要とされ低電力化ま
たは周辺論理回路のための従型論理を組み合わせるとき
に不利である。
大きな問題となる。また本メモリセルは特に読出時のワ
ードラインＷＬ８ｌとディジットラインＤＬ２ｌ，ＤＬ
２２の間の電圧降下が大きく、ダイオード）Ｄ３ｌ，Ｄ
３２で０．６Ｖ１同じくＤ３Ｏｌ，Ｄ３Ｏ２で０．６Ｖ
トランジスタＴ３ｌ，Ｔ３２の０Ｎ時のベース、エミツ
タ間電圧０．８で合計２Ｖ程度が必要とされ低電力化ま
たは周辺論理回路のための従型論理を組み合わせるとき
に不利である。
本発明の第１の目的は読出電流と保持電流の比を大きく
設定し、低電力でありながら読出動作及び書込動作が高
速なメモリセルを提供することにある。本発明の他の目
的はセル内容保持のためのコレクタ間電位差が大きく動
作上安定なメモリセルを提供することにある。
設定し、低電力でありながら読出動作及び書込動作が高
速なメモリセルを提供することにある。本発明の他の目
的はセル内容保持のためのコレクタ間電位差が大きく動
作上安定なメモリセルを提供することにある。
本発明の他の目的は素子間絶縁領域の少い即ち面積の少
いメモリセルを提供することにある。
いメモリセルを提供することにある。
本発明の他の目的はメモリセルのワード線から定電流源
及びデイジツト線までの電圧降下が少く従つて低電圧で
動作可能なメモリセルを提供することにある。このため
本発明によれば、第１図における全電流１が大きくトラ
ンジスタＴｌｌ，Ｔｌ２が飽和に入ろうとするとき当該
トランジスタのコレクタエミツタ間電圧は零に近く、従
つて、コレクタ負荷Ｒｌｌ又はＲｌ２Ｏ電圧降下はＰＮ
接合を０Ｎさせるに十分である。
及びデイジツト線までの電圧降下が少く従つて低電圧で
動作可能なメモリセルを提供することにある。このため
本発明によれば、第１図における全電流１が大きくトラ
ンジスタＴｌｌ，Ｔｌ２が飽和に入ろうとするとき当該
トランジスタのコレクタエミツタ間電圧は零に近く、従
つて、コレクタ負荷Ｒｌｌ又はＲｌ２Ｏ電圧降下はＰＮ
接合を０Ｎさせるに十分である。
ここに電流増幅率を持つトランジスタを作用させること
が考えられる。即ち２．つの互に等しく、マルチエミツ
タを有するバイポーラトランジスタが備えられ、そのコ
レクタはインピーダンス素子を通じ共通なワード線に接
続され、それぞれのベースとコレクタ間が交叉結合され
、それぞれの第１のエミツタは各々のデイジツト線に接
続され、更にそれぞれの第２のエミツタが共通な定電流
源に接続されたものにおいて、前記トランジスタと相補
型のトランジスタを含み、そのエミツタを前記ワード線
に共通に接続し、ベースを各々前記トランジスタのコレ
クタに接続し、かつコレクタを前記デイジツト線に各各
接続することにより、記憶内容を保持するトランジスタ
のコレクタ電流を増幅し、さらにトランジスタが飽和に
入ることを妨げるため高速動作を期待しうる。次に本発
明について第５図〜第９図を参照して詳細に説明する。
が考えられる。即ち２．つの互に等しく、マルチエミツ
タを有するバイポーラトランジスタが備えられ、そのコ
レクタはインピーダンス素子を通じ共通なワード線に接
続され、それぞれのベースとコレクタ間が交叉結合され
、それぞれの第１のエミツタは各々のデイジツト線に接
続され、更にそれぞれの第２のエミツタが共通な定電流
源に接続されたものにおいて、前記トランジスタと相補
型のトランジスタを含み、そのエミツタを前記ワード線
に共通に接続し、ベースを各々前記トランジスタのコレ
クタに接続し、かつコレクタを前記デイジツト線に各各
接続することにより、記憶内容を保持するトランジスタ
のコレクタ電流を増幅し、さらにトランジスタが飽和に
入ることを妨げるため高速動作を期待しうる。次に本発
明について第５図〜第９図を参照して詳細に説明する。
第５図は第一の実施例、第６図は第二の実施例、第７図
は第一及び第二の実施例のメモリセル電流１に対するコ
レクタ間電圧ΔＶＣを示す図、第８図は第一の実施例の
モノリシツク半導体集積回路における実施例、第９図は
第８図のＩ−１′面における断面を示す図である。第５
図において、負荷抵抗Ｒ５ｌ，Ｒ５２はワード線ＷＬ５
ｌに接続し、他端は各々ＮＰＮトランジスタＴ５ｌ及び
Ｔ５２のコレクタに接続される。このＮＰＮトランジス
タＴ５ｌとＴ２のベースとコレクタ間は互いに交叉結合
し、また両者の第一のエミツタは共通接点ＣＬ５ｌに接
続し、この接点を通じ保持電流１Ｈが流出する。さらに
Ｔ５ｌの第二のエミツタはデイジツト線ＤＬ５ｌにまた
Ｔ５２の第二のエミツタはデイジツト線ＤＬ５２に接続
する。ＰＮＰトランジスタＴ５Ｏｌのエミツタは上記ワ
ード線ＷＬ５ｌにベースは上記トランジスタＴ５ｌのコ
レクタに、コレクタは上記デイジツト線ＤＬ５ｌにそれ
ぞれ接続する。ＰＮＰトランジスタＴ５Ｏ２はＴ５Ｏｌ
と対称的に結線し、そのエミツタをＷＬ５ｌに、ベース
はＴ５２のコレクタに、コレクタはＤＬ５２にそれぞれ
接続する。ここで動作説明を行う上でトランジスタＴ５
ｌが０Ｎ，Ｔ５２が０ＦＦとし、保持電流１Ｈはそのほ
とんどが抵抗Ｒ５ｌを流れ、読出電流１Ｒはデイジツト
線ＤＬ５ｌに流れ出す場合を考える。
は第一及び第二の実施例のメモリセル電流１に対するコ
レクタ間電圧ΔＶＣを示す図、第８図は第一の実施例の
モノリシツク半導体集積回路における実施例、第９図は
第８図のＩ−１′面における断面を示す図である。第５
図において、負荷抵抗Ｒ５ｌ，Ｒ５２はワード線ＷＬ５
ｌに接続し、他端は各々ＮＰＮトランジスタＴ５ｌ及び
Ｔ５２のコレクタに接続される。このＮＰＮトランジス
タＴ５ｌとＴ２のベースとコレクタ間は互いに交叉結合
し、また両者の第一のエミツタは共通接点ＣＬ５ｌに接
続し、この接点を通じ保持電流１Ｈが流出する。さらに
Ｔ５ｌの第二のエミツタはデイジツト線ＤＬ５ｌにまた
Ｔ５２の第二のエミツタはデイジツト線ＤＬ５２に接続
する。ＰＮＰトランジスタＴ５Ｏｌのエミツタは上記ワ
ード線ＷＬ５ｌにベースは上記トランジスタＴ５ｌのコ
レクタに、コレクタは上記デイジツト線ＤＬ５ｌにそれ
ぞれ接続する。ＰＮＰトランジスタＴ５Ｏ２はＴ５Ｏｌ
と対称的に結線し、そのエミツタをＷＬ５ｌに、ベース
はＴ５２のコレクタに、コレクタはＤＬ５２にそれぞれ
接続する。ここで動作説明を行う上でトランジスタＴ５
ｌが０Ｎ，Ｔ５２が０ＦＦとし、保持電流１Ｈはそのほ
とんどが抵抗Ｒ５ｌを流れ、読出電流１Ｒはデイジツト
線ＤＬ５ｌに流れ出す場合を考える。
抵抗Ｒ５ｌ，Ｒ５２の値は第１の従来例に比較し、若干
大きな抵抗例えば１００ｋΩに設定される。デイジツト
線ＤＬ５ｌ，ＤＬ５２の電位が、接点ＣＬ５ｌより高い
場合を考える。ＩＨの値は抵抗Ｒ５ｌの電圧降下がＰＮ
ＰトランジスタＴ５Ｏｌを０ＦＦに保て、さらにメモリ
セルの内容を保持しうるに十分な電流値４μＡに設定す
る。Ｔ５ｌの電流増幅率ＨＦＥを５０とするとＲ５ｌの
電圧降下は約０．４Ｖ，Ｒ５２の電圧降下は８ｍＶコレ
クタ間電圧ΔＶＣは約０．４であり、０Ｎしているトラ
ンジスタＴ５ｌのベースエミツタ間電圧は０．８程度で
ある。デイジツト線ＤＬ５ｌ，ＤＬ５２の電位を下げて
、接点ＣＬ５ｌより下がるとＴ５ｌの第一のエミツタを
通じて流れていた電流は第二のエミツタを通じデイジツ
ト線Ｄ５ｌに流れ出す。
大きな抵抗例えば１００ｋΩに設定される。デイジツト
線ＤＬ５ｌ，ＤＬ５２の電位が、接点ＣＬ５ｌより高い
場合を考える。ＩＨの値は抵抗Ｒ５ｌの電圧降下がＰＮ
ＰトランジスタＴ５Ｏｌを０ＦＦに保て、さらにメモリ
セルの内容を保持しうるに十分な電流値４μＡに設定す
る。Ｔ５ｌの電流増幅率ＨＦＥを５０とするとＲ５ｌの
電圧降下は約０．４Ｖ，Ｒ５２の電圧降下は８ｍＶコレ
クタ間電圧ΔＶＣは約０．４であり、０Ｎしているトラ
ンジスタＴ５ｌのベースエミツタ間電圧は０．８程度で
ある。デイジツト線ＤＬ５ｌ，ＤＬ５２の電位を下げて
、接点ＣＬ５ｌより下がるとＴ５ｌの第一のエミツタを
通じて流れていた電流は第二のエミツタを通じデイジツ
ト線Ｄ５ｌに流れ出す。
さらにＤＬ５ｌ，ＤＬ５２の電位を下げるとＴ５ｌのベ
ースエミツタ間電圧はほとんど０．８程度より増加しな
いので、電位の変化は抵抗Ｒ５２の両端に現れ、１０ｍ
の変化に対しＩＲｌは０．１μＡ変化し、ＩＣｌは５μ
Ａ変化し結果として９μＡとなる。このときＲ５ｌの電
圧降下は１００ｋΩ×９μＡ＝０．９Ｖとなるがトラン
ジスタＴ５Ｏｌのベース・エミツタ間ダイオード特性に
より約０．８でクランプされＲ５ｌを流れる電流はＪＡ
に制限される。従つてＩＣｌの内残りの電流１肱はトラ
ンジスタＴ５Ｏｌのベース電流１Ｂ２となり、そのコレ
クタ電流Ｃ２はＰＮＰトランジスタの電流増幅率ＨＦＥ
倍（例えば１０倍）され１０μＡがＤＬ５ｌに流れ出す
。さらにデイジツト線ＤＬ５ｌ，ＤＬ５２を下げると、
ＩＢｌの増加がＣ１の増加を生じ、その増加分はＰＮＰ
トランジスタＴ５Ｏｌのベース電流１Ｂ２の増加となり
、急激にＩＣ２も増加させうる。
ースエミツタ間電圧はほとんど０．８程度より増加しな
いので、電位の変化は抵抗Ｒ５２の両端に現れ、１０ｍ
の変化に対しＩＲｌは０．１μＡ変化し、ＩＣｌは５μ
Ａ変化し結果として９μＡとなる。このときＲ５ｌの電
圧降下は１００ｋΩ×９μＡ＝０．９Ｖとなるがトラン
ジスタＴ５Ｏｌのベース・エミツタ間ダイオード特性に
より約０．８でクランプされＲ５ｌを流れる電流はＪＡ
に制限される。従つてＩＣｌの内残りの電流１肱はトラ
ンジスタＴ５Ｏｌのベース電流１Ｂ２となり、そのコレ
クタ電流Ｃ２はＰＮＰトランジスタの電流増幅率ＨＦＥ
倍（例えば１０倍）され１０μＡがＤＬ５ｌに流れ出す
。さらにデイジツト線ＤＬ５ｌ，ＤＬ５２を下げると、
ＩＢｌの増加がＣ１の増加を生じ、その増加分はＰＮＰ
トランジスタＴ５Ｏｌのベース電流１Ｂ２の増加となり
、急激にＩＣ２も増加させうる。
このときＩＢｌの増加分に対するＩＣ２の増加分の比は
（Ｔ５ＯｌのＨＦＥ）×（Ｔ５Ｏ２のＨＦＥ）となる。
トランジスタＴ５Ｏｌのコレクタ電流ＩＣ２が１ｍＡの
ときＢ２＝１００μＡ，ＩＲｌ＝０．８／１００ｋΩ＝
８μＡ，Ｃｌ＝１０８μＡ，ＩＢｌ＋２．１６μＡとな
りコレクタ間電圧ΔＶＣ＝ＢＥ（Ｔ５Ｏｌ）−１Ｂ１Ｘ
Ｒ５２＝０．８Ｖ−２．１６μＡ×１００ｋΩ＝０．５
８４Ｖとなる。
（Ｔ５ＯｌのＨＦＥ）×（Ｔ５Ｏ２のＨＦＥ）となる。
トランジスタＴ５Ｏｌのコレクタ電流ＩＣ２が１ｍＡの
ときＢ２＝１００μＡ，ＩＲｌ＝０．８／１００ｋΩ＝
８μＡ，Ｃｌ＝１０８μＡ，ＩＢｌ＋２．１６μＡとな
りコレクタ間電圧ΔＶＣ＝ＢＥ（Ｔ５Ｏｌ）−１Ｂ１Ｘ
Ｒ５２＝０．８Ｖ−２．１６μＡ×１００ｋΩ＝０．５
８４Ｖとなる。
従つて１ｍＡの電流に対してもΔＣは十分静的障害及び
動的障害に耐えうる値を有している。このとき実際には
トランジスタＴ５ｌのコレクタ・エミツタ間電圧は零に
近く、飽和に入り込んでいるため、上記電流値及び電圧
値は若干ずれるが大勢に変わりはない。第７図曲線７５
は計算によるΔＶＣを示すがメモリセルの動作しうる電
流値は従来例と同一ＮＰＮトランジスタを使用しながら
、ＩＲ／ＩＨの値を１ｍＡ／４μＡに設定しうることを
示している。
動的障害に耐えうる値を有している。このとき実際には
トランジスタＴ５ｌのコレクタ・エミツタ間電圧は零に
近く、飽和に入り込んでいるため、上記電流値及び電圧
値は若干ずれるが大勢に変わりはない。第７図曲線７５
は計算によるΔＶＣを示すがメモリセルの動作しうる電
流値は従来例と同一ＮＰＮトランジスタを使用しながら
、ＩＲ／ＩＨの値を１ｍＡ／４μＡに設定しうることを
示している。
第６図の第二の実施例では交叉結合されたトランジスタ
の負荷として抵抗とシヨツトキーダイオードとの直列の
インピーダンス負荷が用いられる。
の負荷として抵抗とシヨツトキーダイオードとの直列の
インピーダンス負荷が用いられる。
この例のシヨツトキーダイオードＤ６ｌとＤ６２は０Ｎ
したＮＰＮトランジスタのベース電位を例えば０．３程
度オフセツトさせるために入つている。このためＰＮＰ
トランジスタＴ６Ｏｌが０ＮのときＮＰＮトランジスタ
Ｔ６ｌのコレクタ、エミツタ間電圧は（シヨツトキーダ
イオードＤ６２：０．３）＋（Ｔ６ｌのベースエミツタ
間電圧：０．８）−（Ｔ６Ｏｌのベース・エミツタ間電
圧：０．８Ｖ）＝０．３となりちようどＤ６２の電圧降
下分に保たれ飽和を上げることができ、メモリセルの書
込動作時の高速化が期待できる。本実施例のメモリセル
電流に対するコレクタ間電圧ΔＶＣを第７図曲線７６に
示す。若干ΔＣは低下するが、ＩＲ／ＩＨの値を１ｍＡ
／４μＡに設定しうることを示している。両実施例にお
いて読出時のワード線とデイジツト線間の電位差は第一
の実施例で（Ｒ５２の電圧降下：０．２２）＋（Ｔ５ｌ
のベース・エミツタ間０Ｎ電圧：０．８Ｖ）＝ＬＯ２Ｖ
、第二の実施例では加うるにシヨツトキーダイオードの
順方向電圧：０．３Ｖであり、合計１．３２Ｖと、第２
図第３図に示す従来例より電圧降下が少くてすむ。
したＮＰＮトランジスタのベース電位を例えば０．３程
度オフセツトさせるために入つている。このためＰＮＰ
トランジスタＴ６Ｏｌが０ＮのときＮＰＮトランジスタ
Ｔ６ｌのコレクタ、エミツタ間電圧は（シヨツトキーダ
イオードＤ６２：０．３）＋（Ｔ６ｌのベースエミツタ
間電圧：０．８）−（Ｔ６Ｏｌのベース・エミツタ間電
圧：０．８Ｖ）＝０．３となりちようどＤ６２の電圧降
下分に保たれ飽和を上げることができ、メモリセルの書
込動作時の高速化が期待できる。本実施例のメモリセル
電流に対するコレクタ間電圧ΔＶＣを第７図曲線７６に
示す。若干ΔＣは低下するが、ＩＲ／ＩＨの値を１ｍＡ
／４μＡに設定しうることを示している。両実施例にお
いて読出時のワード線とデイジツト線間の電位差は第一
の実施例で（Ｒ５２の電圧降下：０．２２）＋（Ｔ５ｌ
のベース・エミツタ間０Ｎ電圧：０．８Ｖ）＝ＬＯ２Ｖ
、第二の実施例では加うるにシヨツトキーダイオードの
順方向電圧：０．３Ｖであり、合計１．３２Ｖと、第２
図第３図に示す従来例より電圧降下が少くてすむ。
第８図に第一の実施例をシリコンモノリシツク半導体集
積回路として実施した例を示す。メモリセルはＢ１とＣ
２間を結ぶ第一層金属領域及びＣ１とＢ２間を結ぶ第一
層金属領域によりＮＰＮトランジスタＴ８ｌとＴ８２の
ベース・エミツタ間が交叉結合されＴ８ｌの第一のエミ
ツタＥｌｌは第一層金属領域により、スルーボールを通
じデイジツト線ＤＬ８ｌを成す第二層金属領域に結ばれ
ている。全く同様にＴ８２の第一のエミツタＥ２ｌはデ
イジツト線ＤＬ８ｌに結ばれている。Ｔ８ｌの第二のエ
ミツタＥｌ２及びＴ８２の第一のエミツタＥ２２は第一
層金属領域により、共通接点ＣＬ８ｌに接続され、抵抗
Ｒ８ｌ，Ｒ８２は各々一端が横方向ＰＮＰトランジスタ
Ｔ８ＯｌとＴ８Ｏ２のエミツタと共に第一層金属領域か
らなるワード線ＷＬ８ｌに接続され、他端は各々Ｔ８ｌ
のベースとＴ８２のベースに結ばれている。Ｎエピタキ
シヤル層はＮＰＮトランジスタＴ８ｌ，Ｔ８２のコレク
タ領域を形成すると共に横方向ＰＮＰトランジスタＴ８
Ｏｌ，Ｔ８Ｏ２のベースを形成し、金属配線層を使わず
結線されるべく工夫してある。Ｔ８ＯｌのコレクタＣＰ
ｌは第一層金属領域から、スルーホールを通じ、デイジ
ツト線ＤＬ８ｌを成す第２層金属領域に結ばれている。
全く同様にＴ８Ｏ２のコレクタＣＰ２もＤＬ８２に結ば
れる。本発明は以上説明したようにメモリセルと読出用
デイジツト線の間にＰＮＰトランジスタの増幅バイパス
回路を入れることによつて、メモリセル占有面積が少く
、またセル内容保持のための安定動作を満たした上で、
保持電流を極めて少く、同時に高速化のための読出電流
を極めて大きく設定できる効果がある。
積回路として実施した例を示す。メモリセルはＢ１とＣ
２間を結ぶ第一層金属領域及びＣ１とＢ２間を結ぶ第一
層金属領域によりＮＰＮトランジスタＴ８ｌとＴ８２の
ベース・エミツタ間が交叉結合されＴ８ｌの第一のエミ
ツタＥｌｌは第一層金属領域により、スルーボールを通
じデイジツト線ＤＬ８ｌを成す第二層金属領域に結ばれ
ている。全く同様にＴ８２の第一のエミツタＥ２ｌはデ
イジツト線ＤＬ８ｌに結ばれている。Ｔ８ｌの第二のエ
ミツタＥｌ２及びＴ８２の第一のエミツタＥ２２は第一
層金属領域により、共通接点ＣＬ８ｌに接続され、抵抗
Ｒ８ｌ，Ｒ８２は各々一端が横方向ＰＮＰトランジスタ
Ｔ８ＯｌとＴ８Ｏ２のエミツタと共に第一層金属領域か
らなるワード線ＷＬ８ｌに接続され、他端は各々Ｔ８ｌ
のベースとＴ８２のベースに結ばれている。Ｎエピタキ
シヤル層はＮＰＮトランジスタＴ８ｌ，Ｔ８２のコレク
タ領域を形成すると共に横方向ＰＮＰトランジスタＴ８
Ｏｌ，Ｔ８Ｏ２のベースを形成し、金属配線層を使わず
結線されるべく工夫してある。Ｔ８ＯｌのコレクタＣＰ
ｌは第一層金属領域から、スルーホールを通じ、デイジ
ツト線ＤＬ８ｌを成す第２層金属領域に結ばれている。
全く同様にＴ８Ｏ２のコレクタＣＰ２もＤＬ８２に結ば
れる。本発明は以上説明したようにメモリセルと読出用
デイジツト線の間にＰＮＰトランジスタの増幅バイパス
回路を入れることによつて、メモリセル占有面積が少く
、またセル内容保持のための安定動作を満たした上で、
保持電流を極めて少く、同時に高速化のための読出電流
を極めて大きく設定できる効果がある。
第１図〜第３図は従来例によるメモリセル回路図、第４
図は従来例のメモリセル電流に対する特定点間の電位差
を示す図、第５図は本発明の第一の実施例の回路図、第
６図は本発明の第二の実施例の回路図、第７図は本発明
の第一及び第二の実施例のメモリセル電流に対する特定
点間の電位差を示す図、第８図は本発明の第一の実施例
のモノリシツク半導体集積回路として実施した例を示す
図、第９図は第８図におけるＩ−「面を示す断面図であ
る。 Ｔｌｌ，Ｔｌ２，Ｔ２ｌ・・・・・・マルチエミツタト
ランジスタ、Ｔ５Ｏｌ，Ｔ５Ｏ２，Ｔ６Ｏｌ，Ｔ６Ｏ２
・・・・・・相補型トランジスタ、Ｒｌｌ，Ｒｌ２，Ｒ
２ｌ・・・・・・抵抗、Ｄ２ｌ，Ｄ２２，Ｄ３ｌ・・・
・・・シヨツトキーダイオード。
図は従来例のメモリセル電流に対する特定点間の電位差
を示す図、第５図は本発明の第一の実施例の回路図、第
６図は本発明の第二の実施例の回路図、第７図は本発明
の第一及び第二の実施例のメモリセル電流に対する特定
点間の電位差を示す図、第８図は本発明の第一の実施例
のモノリシツク半導体集積回路として実施した例を示す
図、第９図は第８図におけるＩ−「面を示す断面図であ
る。 Ｔｌｌ，Ｔｌ２，Ｔ２ｌ・・・・・・マルチエミツタト
ランジスタ、Ｔ５Ｏｌ，Ｔ５Ｏ２，Ｔ６Ｏｌ，Ｔ６Ｏ２
・・・・・・相補型トランジスタ、Ｒｌｌ，Ｒｌ２，Ｒ
２ｌ・・・・・・抵抗、Ｄ２ｌ，Ｄ２２，Ｄ３ｌ・・・
・・・シヨツトキーダイオード。
Claims (1)
- １ ２つのトランジスタを有しそのコレクタはインピー
ダンス素子を通じ共通なワード線に接続され、それぞれ
のベースとコレクタ間が交叉結合され、それぞれの第１
のエミッタは各々のデジット線に接続され、更にそれぞ
れの第２のエミッタが共通な定電流源に接続されたメモ
リセルにおいて、前記トランジスタと相補型のトランジ
スタを含み、そのエミッタを前記ワード線に共通に接続
し、ベースを各々前記トランジスタのコレクタに接続し
、かつ、コレクタを前記ディジット線に各々接続したこ
とを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090897A JPS5953636B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090897A JPS5953636B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715288A JPS5715288A (en) | 1982-01-26 |
| JPS5953636B2 true JPS5953636B2 (ja) | 1984-12-26 |
Family
ID=14011188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55090897A Expired JPS5953636B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953636B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429301Y2 (ja) * | 1987-07-25 | 1992-07-16 |
-
1980
- 1980-07-03 JP JP55090897A patent/JPS5953636B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715288A (en) | 1982-01-26 |
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