JPS596065B2 - ハンドウタイソウチ - Google Patents
ハンドウタイソウチInfo
- Publication number
- JPS596065B2 JPS596065B2 JP50072008A JP7200875A JPS596065B2 JP S596065 B2 JPS596065 B2 JP S596065B2 JP 50072008 A JP50072008 A JP 50072008A JP 7200875 A JP7200875 A JP 7200875A JP S596065 B2 JPS596065 B2 JP S596065B2
- Authority
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- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、特に相補型の金属一絶縁
膜一半導体構造（以下Ｃ−ＭＩＳと略記する）を有する
半導体装置に関するものである。
膜一半導体構造（以下Ｃ−ＭＩＳと略記する）を有する
半導体装置に関するものである。
インバータとして、ＰチャンネルとＮチャンネルのエン
ハンスメント型ＭＩＳ電界効果トランジスタを組合せた
Ｃ−ＭＩＳ構造が使われる。このＣ−ＭＩＳを使用した
インバータは、一般的に第１図のような構造を有してい
る。すなわち、Ｎ−型のシリコン（Ｓｉ）半導体基板１
上にＰ型のドレイン領域２とソース領域３を設けるとと
もに、薄い酸化膜４をドレイン領域２とソース領域３間
のシリコン（Ｓｉ）半導体基板１上に設け、その上にゲ
ート電極５を設けてＰチャンネル型のＭＩＳトランジス
タを構成し、一方前記シリコン（Ｓｉ）半導体基板１に
設けたＰ−−ウェル６には、Ｎ＋型のドレイン領域７と
ソース領域８とを設けるとともにこれら領域Ｔ、８に挾
まれたシリコン（Ｓｉ）半導体基板１上に薄い酸化膜９
を介してゲート電極１０を設けてＮチャンネル型のＭＩ
Ｓトランジスタを構成し、互いのゲート電極５、１０を
接続線１１で接続して入力端子Ｖｉｎとし、互いのドレ
イン領域２と７とを接続線１２で接続して出力端子ｖｏ
ｕｔとするとともに、ソース領域３をプラス電源＋ＶＤ
Ｄに接続し、ソース領域３をマイナス電源−Ｖｓｓに接
続する。そしてＮ−のシリコン半導体基板１をプラスの
電源＋ＶＤＤに接続するとともに、Ｐ−−ウェル６をマ
イナス電源−Ｖｓｓに接続する。このように構成された
Ｃ−ＭＩＳのインバータ回路において、出力端子ｖｏｕ
ｔに接続されたインターフェース回路の種類によつては
、出力側の波形に第２図のようなオーバーシュート部分
１３とアンダーシュート部分１４とが現われることがあ
る。
ハンスメント型ＭＩＳ電界効果トランジスタを組合せた
Ｃ−ＭＩＳ構造が使われる。このＣ−ＭＩＳを使用した
インバータは、一般的に第１図のような構造を有してい
る。すなわち、Ｎ−型のシリコン（Ｓｉ）半導体基板１
上にＰ型のドレイン領域２とソース領域３を設けるとと
もに、薄い酸化膜４をドレイン領域２とソース領域３間
のシリコン（Ｓｉ）半導体基板１上に設け、その上にゲ
ート電極５を設けてＰチャンネル型のＭＩＳトランジス
タを構成し、一方前記シリコン（Ｓｉ）半導体基板１に
設けたＰ−−ウェル６には、Ｎ＋型のドレイン領域７と
ソース領域８とを設けるとともにこれら領域Ｔ、８に挾
まれたシリコン（Ｓｉ）半導体基板１上に薄い酸化膜９
を介してゲート電極１０を設けてＮチャンネル型のＭＩ
Ｓトランジスタを構成し、互いのゲート電極５、１０を
接続線１１で接続して入力端子Ｖｉｎとし、互いのドレ
イン領域２と７とを接続線１２で接続して出力端子ｖｏ
ｕｔとするとともに、ソース領域３をプラス電源＋ＶＤ
Ｄに接続し、ソース領域３をマイナス電源−Ｖｓｓに接
続する。そしてＮ−のシリコン半導体基板１をプラスの
電源＋ＶＤＤに接続するとともに、Ｐ−−ウェル６をマ
イナス電源−Ｖｓｓに接続する。このように構成された
Ｃ−ＭＩＳのインバータ回路において、出力端子ｖｏｕ
ｔに接続されたインターフェース回路の種類によつては
、出力側の波形に第２図のようなオーバーシュート部分
１３とアンダーシュート部分１４とが現われることがあ
る。
オーバーシュートについてはさして問題が起らないが、
アンダーシュートが大きくなつて、その値がｐ−ウェル
６内のＮ＋領域、すなわちドレイン領域７とＰ−ウエル
６により構成されているＰＮ接合ダイオードの順方向立
上り電圧分より大きくなつた場合には、ドレイン領域７
からＰ−ウエル６内に小数キヤリアが注入されることに
なり、ドレイン領域７、Ｐ−ウエル６、Ｎ一型のシリコ
ン半導体基板１、ソース領域３により構成するＮＰＮＰ
構造がオンとなり、プラス電源＋ＶＤＤから出力端子Ｖ
Ｏｕｔに向つて大きな電流が流れ、Ｃ−ＭＩＳを破壊す
ることがある。本発明は上述の如き従米の欠点を改善し
た新規な発明であり、その目的は、出力端子の電位がＰ
−ーウエルの電位より低下してもＣ−ＭＩＳ中のサイリ
スタ構造部分がオンとならないようなＣＭＩＳ構造を得
ることにある。
アンダーシュートが大きくなつて、その値がｐ−ウェル
６内のＮ＋領域、すなわちドレイン領域７とＰ−ウエル
６により構成されているＰＮ接合ダイオードの順方向立
上り電圧分より大きくなつた場合には、ドレイン領域７
からＰ−ウエル６内に小数キヤリアが注入されることに
なり、ドレイン領域７、Ｐ−ウエル６、Ｎ一型のシリコ
ン半導体基板１、ソース領域３により構成するＮＰＮＰ
構造がオンとなり、プラス電源＋ＶＤＤから出力端子Ｖ
Ｏｕｔに向つて大きな電流が流れ、Ｃ−ＭＩＳを破壊す
ることがある。本発明は上述の如き従米の欠点を改善し
た新規な発明であり、その目的は、出力端子の電位がＰ
−ーウエルの電位より低下してもＣ−ＭＩＳ中のサイリ
スタ構造部分がオンとならないようなＣＭＩＳ構造を得
ることにある。
本発明は、Ｃ−ＭＩＳ電界効果トランジスタによつて構
成されたインバータにおいて、Ｎチヤンネル型ＭＩＳ電
界効果トランジスタが形成されているＰ−ウエルに隣接
してＰ−ウエルを形成し、このｐ−ウエルにＮ＋型領域
の抵抗領域を形成し、この抵抗領域をＣ−ＭＩＳ電界効
果トランジスタの出力側の抵抗としたものであり、以下
実施例について詳細に説明する。
成されたインバータにおいて、Ｎチヤンネル型ＭＩＳ電
界効果トランジスタが形成されているＰ−ウエルに隣接
してＰ−ウエルを形成し、このｐ−ウエルにＮ＋型領域
の抵抗領域を形成し、この抵抗領域をＣ−ＭＩＳ電界効
果トランジスタの出力側の抵抗としたものであり、以下
実施例について詳細に説明する。
第３図は本発明の一実施例の側断面図であり、第１図示
の従来装置と同一部分には同一の引出線番号を付し、そ
の詳細な説明は省略する。
の従来装置と同一部分には同一の引出線番号を付し、そ
の詳細な説明は省略する。
さて第３図において、Ｎチヤンネル型のＭＩＳトランジ
スタが形成されているＰウエル６に隣接した部分に別の
ｐ−ーウエル２１を形成し、その中にＮ＋型領域からな
る抵抗領域２２を形成する。２３は二酸化シリコン（Ｓ
ｉＯ２）からなる絶縁膜で、これに窓をあけ、アルミニ
ウム配線２４を行なつて、Ｎチャンネル型のＭＩＳトラ
ンジスタのドレイン領域７と抵抗素子２２の一端を接続
するとともに、抵抗素子２２の他端にアルミニウムより
なる配線２５を形成して出力端子ＶＯｕｔとする。
スタが形成されているＰウエル６に隣接した部分に別の
ｐ−ーウエル２１を形成し、その中にＮ＋型領域からな
る抵抗領域２２を形成する。２３は二酸化シリコン（Ｓ
ｉＯ２）からなる絶縁膜で、これに窓をあけ、アルミニ
ウム配線２４を行なつて、Ｎチャンネル型のＭＩＳトラ
ンジスタのドレイン領域７と抵抗素子２２の一端を接続
するとともに、抵抗素子２２の他端にアルミニウムより
なる配線２５を形成して出力端子ＶＯｕｔとする。
なお、２６はチャンネルストツパ一領域である。このよ
うに、Ｎチヤンネル型のＭＯＳトランジスタのドレイン
回路に抵抗を挿入した場合、Ｎ＋型ドレイン領域７、Ｐ
−ーウエル６、Ｎ一型のシリコン（Ｓｉ）半導体基板１
、ｐ＋型ソース領域３からなるＮＰＮＰ構造のサイリス
タ部分は、等価的に第４図のような回路構成となつて丁
度ＮＰＮトランジスタＴｒｌにエミツタホロワ抵抗Ｒ２
２を挿入したことになる。したがつて、出力端子ＶＯｕ
ｔにアンダーシユートが現われてもトランジスタＴｒｌ
はオンせず、サイリスタ部分がオン状態となるのを防止
する。なお、抵抗素子２２の抵抗値としては、大きいも
のほど寄生サイリスタ効果の防止には役立つが、ＭＩＳ
トランジスタの出力イジピーダンスと比較してあまり大
きくなると、Ｃ一ＭＩＳのスイツチングスピードが低下
するので良くない。一例として出力インピーダンスが２
００〜３００〔Ω〕程度の場合、抵抗値として１０〔Ω
〕程度を選べばスイツチングスピードにほとんど影響を
与えずしかも寄生サイリスタ効果の防止に役立つ。今Ｎ
チヤンネル型のＭＩＳトランジスタのソース、ドレイン
拡散の表面抵抗を５〔Ω／口］とすれば、抵抗体のデイ
メンシヨンＬ／Ｗは２となる。Ｐチャンネル型のＭＩＳ
型トランジスタのソース、ドレイン拡散（表面抵抗〜１
５０〔Ω／口〕）領域では抵抗が大きくなりすぎて良く
ないので、上述のようにＰ−ーウエル２１を別に作り、
その中のＮ＋層を利用する。ところで、抵抗素子２２を
形成Ｐ−ーウエルをマイナス−Ｖｓｓと同電位にしてし
まうと、この抵抗素子そのものがまた寄生サイリスタ素
子の一部となつて都合が悪いので、このＰ−ーウエル２
１は抵抗素子２２と同電位にする。すなわち第３図に示
すようにＰ−ーウエル２１と抵抗素子２２の電極窓を共
通のものとし、電極２４，２５をＰ−ウエル上抵抗素子
２２の領域に共通に接触させるようにする。このように
すれば、寄生サイリスタ素子とはならず、またＮ一型の
シリコン（Ｓｉ）半導体基板１は＋ＶＤＤ電位であるの
で、ＰＮ接合の逆バイアスがかかり、アイソレートされ
る。またこの構造は出力電圧も＋ＤＤ＋ＶＦ（Ｐ−ウエ
ル２１と半導体基板１のＰＮ接合の順方向立上り電圧）
以上にはならないようにクランプしていることにもかな
り都合がよい。以上説明したように、本発明は、Ｃ−Ｍ
ＩＳ電界効果トランジスタの出力側に抵抗素子を接続し
たことにより、寄生サイリスタ効果を防止することがで
き、又ｐ−ウエル２１内のＮ＋型領域の抵抗領域２２を
形成し、ＮチャンネルＭＩＳ電界効果トランジスタのド
レイン領域７に一端を接続した電極２４の他端をＰ−ウ
エル２１と抵抗領域２２との一端に共通に接続し、それ
らの他端に共通に出力用電極２５を接続したことにより
、Ｐウエル２１と抵抗領域２２とを同一の電位とするこ
とができ、且つ半導体基板１に対してＰＮ接合の逆バイ
アスがかかることになるので、半導体基板１とは分離さ
れた構成となる。
うに、Ｎチヤンネル型のＭＯＳトランジスタのドレイン
回路に抵抗を挿入した場合、Ｎ＋型ドレイン領域７、Ｐ
−ーウエル６、Ｎ一型のシリコン（Ｓｉ）半導体基板１
、ｐ＋型ソース領域３からなるＮＰＮＰ構造のサイリス
タ部分は、等価的に第４図のような回路構成となつて丁
度ＮＰＮトランジスタＴｒｌにエミツタホロワ抵抗Ｒ２
２を挿入したことになる。したがつて、出力端子ＶＯｕ
ｔにアンダーシユートが現われてもトランジスタＴｒｌ
はオンせず、サイリスタ部分がオン状態となるのを防止
する。なお、抵抗素子２２の抵抗値としては、大きいも
のほど寄生サイリスタ効果の防止には役立つが、ＭＩＳ
トランジスタの出力イジピーダンスと比較してあまり大
きくなると、Ｃ一ＭＩＳのスイツチングスピードが低下
するので良くない。一例として出力インピーダンスが２
００〜３００〔Ω〕程度の場合、抵抗値として１０〔Ω
〕程度を選べばスイツチングスピードにほとんど影響を
与えずしかも寄生サイリスタ効果の防止に役立つ。今Ｎ
チヤンネル型のＭＩＳトランジスタのソース、ドレイン
拡散の表面抵抗を５〔Ω／口］とすれば、抵抗体のデイ
メンシヨンＬ／Ｗは２となる。Ｐチャンネル型のＭＩＳ
型トランジスタのソース、ドレイン拡散（表面抵抗〜１
５０〔Ω／口〕）領域では抵抗が大きくなりすぎて良く
ないので、上述のようにＰ−ーウエル２１を別に作り、
その中のＮ＋層を利用する。ところで、抵抗素子２２を
形成Ｐ−ーウエルをマイナス−Ｖｓｓと同電位にしてし
まうと、この抵抗素子そのものがまた寄生サイリスタ素
子の一部となつて都合が悪いので、このＰ−ーウエル２
１は抵抗素子２２と同電位にする。すなわち第３図に示
すようにＰ−ーウエル２１と抵抗素子２２の電極窓を共
通のものとし、電極２４，２５をＰ−ウエル上抵抗素子
２２の領域に共通に接触させるようにする。このように
すれば、寄生サイリスタ素子とはならず、またＮ一型の
シリコン（Ｓｉ）半導体基板１は＋ＶＤＤ電位であるの
で、ＰＮ接合の逆バイアスがかかり、アイソレートされ
る。またこの構造は出力電圧も＋ＤＤ＋ＶＦ（Ｐ−ウエ
ル２１と半導体基板１のＰＮ接合の順方向立上り電圧）
以上にはならないようにクランプしていることにもかな
り都合がよい。以上説明したように、本発明は、Ｃ−Ｍ
ＩＳ電界効果トランジスタの出力側に抵抗素子を接続し
たことにより、寄生サイリスタ効果を防止することがで
き、又ｐ−ウエル２１内のＮ＋型領域の抵抗領域２２を
形成し、ＮチャンネルＭＩＳ電界効果トランジスタのド
レイン領域７に一端を接続した電極２４の他端をＰ−ウ
エル２１と抵抗領域２２との一端に共通に接続し、それ
らの他端に共通に出力用電極２５を接続したことにより
、Ｐウエル２１と抵抗領域２２とを同一の電位とするこ
とができ、且つ半導体基板１に対してＰＮ接合の逆バイ
アスがかかることになるので、半導体基板１とは分離さ
れた構成となる。
【図面の簡単な説明】
第１図は従来のＣ−ＭＩＳ構造の縦断面図、第２図はイ
ンバータの出力波形、第３図は本発明に係る一実施例の
縦断面図、第４図は寄生サイリスタ部分の回路図である
。 図において、１はシリコン半導体基板、２，７はドレイ
ン領域、３，８はソース領域、６，２１はＰ−ーウエル
、５，１０はゲート電極、２２は抵抗素子を示す。
ンバータの出力波形、第３図は本発明に係る一実施例の
縦断面図、第４図は寄生サイリスタ部分の回路図である
。 図において、１はシリコン半導体基板、２，７はドレイ
ン領域、３，８はソース領域、６，２１はＰ−ーウエル
、５，１０はゲート電極、２２は抵抗素子を示す。
Claims (1)
- １ Ｐチャンネル型ＭＩＳ電界効果トランジスタとＮチ
ャンネル型ＭＩＳ電界効果トランジスタとを組合せた相
補形ＭＩＳ電界効果トランジスタによつて構成されるイ
ンバータにおいて、前記Ｎチャンネル型ＭＩＳ電界効果
トランジスタが形成されているＰ−ウェル６に隣接した
半導体基板の部分に、その内部にＮ＾＋型領域からなる
抵抗領域２２が形成されたＰ＾−ウェル２１を形成し、
前記Ｎチャンネル型ＭＩＳ電界効果トランジスタのドレ
イン領域７に一端を接続した電極２４の他端を前記抵抗
領域２２の一端と前記Ｐ＾−ウェル２１の一端とに共通
に接続し、該抵抗領域２２の他端と該Ｐ＾−ウェル２１
の他端とに共通に出力用電極２５を接続したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50072008A JPS596065B2 (ja) | 1975-06-16 | 1975-06-16 | ハンドウタイソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50072008A JPS596065B2 (ja) | 1975-06-16 | 1975-06-16 | ハンドウタイソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51148387A JPS51148387A (en) | 1976-12-20 |
| JPS596065B2 true JPS596065B2 (ja) | 1984-02-08 |
Family
ID=13476944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50072008A Expired JPS596065B2 (ja) | 1975-06-16 | 1975-06-16 | ハンドウタイソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596065B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823949B2 (ja) * | 1975-07-18 | 1983-05-18 | 株式会社東芝 | 半導体集積回路装置 |
| JPS60154554A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 |
-
1975
- 1975-06-16 JP JP50072008A patent/JPS596065B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51148387A (en) | 1976-12-20 |
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