JPS60120547A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60120547A JPS60120547A JP58228372A JP22837283A JPS60120547A JP S60120547 A JPS60120547 A JP S60120547A JP 58228372 A JP58228372 A JP 58228372A JP 22837283 A JP22837283 A JP 22837283A JP S60120547 A JPS60120547 A JP S60120547A
- Authority
- JP
- Japan
- Prior art keywords
- film
- alumina
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ＳＯＩ構造の半導体集積回路装置に関する
ものである。
ものである。
（従来技術）
ＳＯＩ構造を利用した従来の３次元ＩＣの製造方法を、
ＮチャンネルＳｔ ＭＯＳ ＩＣを例にとって説明する
。第１図は製造工程を断面図で示すものである。
ＮチャンネルＳｔ ＭＯＳ ＩＣを例にとって説明する
。第１図は製造工程を断面図で示すものである。
まず、例えばＰ型Ｓｌ基板１上に従来の２次元ＩＣの製
造方法によシ図示しないがトランジスタやキャパシタな
どの素子を形成する。次に、それらの素子を有する基板
１上に絶縁膜としてＳｉｎ、膜２を堆積させる。次に、
ボロンドープの多結晶シリコン層３を形成し、その上に
、多結晶シリコン層３が再結晶化し易いようにキャップ
層４をつける。
造方法によシ図示しないがトランジスタやキャパシタな
どの素子を形成する。次に、それらの素子を有する基板
１上に絶縁膜としてＳｉｎ、膜２を堆積させる。次に、
ボロンドープの多結晶シリコン層３を形成し、その上に
、多結晶シリコン層３が再結晶化し易いようにキャップ
層４をつける。
このキャップ層４の材料としては、Ｓｔ、Ｎ、と５ｉｎ
２の２層膜あるいはＳ１０．単層膜を用いる。（第１図
（ａ）） 次に、上記構造体に対してレーザーアニールまたは電子
ビームアニールなどの処理を行い、多結晶シリコン層３
を単結晶シリコン層３′に再結晶化させる（液相エピタ
キシー）。しかる後、キャップ層４を除去した上で、Ｌ
ＯＧＯ８酸化によシフイールド領域に厚いＳ１０．膜５
を形成する。その後、単結晶シリコン層３′の表面にＭ
ＯＳ）ランジスタのゲート絶縁膜としてＳｊＯ，膜６を
形成し、その上には、多結晶シリコンからなるゲート電
極７をゲ−ト領域において形成する。（第１図（ｂ））
しかる後、 Ａｓ−のイオン注入とアニールとによ、Ｑ
、ＭＯＳ）ランジスタのソース・ドレイン８Ｉ。
２の２層膜あるいはＳ１０．単層膜を用いる。（第１図
（ａ）） 次に、上記構造体に対してレーザーアニールまたは電子
ビームアニールなどの処理を行い、多結晶シリコン層３
を単結晶シリコン層３′に再結晶化させる（液相エピタ
キシー）。しかる後、キャップ層４を除去した上で、Ｌ
ＯＧＯ８酸化によシフイールド領域に厚いＳ１０．膜５
を形成する。その後、単結晶シリコン層３′の表面にＭ
ＯＳ）ランジスタのゲート絶縁膜としてＳｊＯ，膜６を
形成し、その上には、多結晶シリコンからなるゲート電
極７をゲ−ト領域において形成する。（第１図（ｂ））
しかる後、 Ａｓ−のイオン注入とアニールとによ、Ｑ
、ＭＯＳ）ランジスタのソース・ドレイン８Ｉ。
８、を単結晶シリコン層３′に形成する。次いで、中間
絶縁膜としてＰＳＧ膜９を全面に堆積した後、コンタク
トフォトリソによりソースコンタクト１ｏ１とドレイン
コンタクト１０．を開孔し、その後にＡｌ−８１配線１
１を形成する。（第１図（Ｃ））最後に、図示しないが
パッシベーション膜を堆積１、ポンディングパッド部の
開孔ヲ行う。
絶縁膜としてＰＳＧ膜９を全面に堆積した後、コンタク
トフォトリソによりソースコンタクト１ｏ１とドレイン
コンタクト１０．を開孔し、その後にＡｌ−８１配線１
１を形成する。（第１図（Ｃ））最後に、図示しないが
パッシベーション膜を堆積１、ポンディングパッド部の
開孔ヲ行う。
以上のようにして製造された３次元ＩＣにおいては、ゲ
ート電極７に正電圧を印加した場合、ドレイン電流は、
単結晶シリコン層３′内のゲート絶縁膜（ＳｉＯ，膜６
）近傍（フロントチャネル１２と呼ぶことにする）とＳ
ｉＯ，膜２近傍（バックチャネル１３と呼ぶことにする
）の両方に流れる。バックチャネル１３ができる理由は
、■ＳｉＯ，膜２は本質的にＳｉ ／ Ｓｉ Ｏｔ界面
に負電荷を誘起し易いこと、■Ｓｉｎ、膜２中に膜条中
よシＮａ＋などのアルカリイオンが入っていること、■
バックチャネル領域のアクセプタ濃度が低いため、反転
し易いことなどが挙げられる。
ート電極７に正電圧を印加した場合、ドレイン電流は、
単結晶シリコン層３′内のゲート絶縁膜（ＳｉＯ，膜６
）近傍（フロントチャネル１２と呼ぶことにする）とＳ
ｉＯ，膜２近傍（バックチャネル１３と呼ぶことにする
）の両方に流れる。バックチャネル１３ができる理由は
、■ＳｉＯ，膜２は本質的にＳｉ ／ Ｓｉ Ｏｔ界面
に負電荷を誘起し易いこと、■Ｓｉｎ、膜２中に膜条中
よシＮａ＋などのアルカリイオンが入っていること、■
バックチャネル領域のアクセプタ濃度が低いため、反転
し易いことなどが挙げられる。
しかるに、バックチャネル１３ができると、第２図に示
すように、ゲート電極７に電圧Ｖｃを印加しない状態で
もドレイン電流が流れ、いわゆるデプレッションとなる
欠点があった。
すように、ゲート電極７に電圧Ｖｃを印加しない状態で
もドレイン電流が流れ、いわゆるデプレッションとなる
欠点があった。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、バックチャネルの形成を防止できる半導体集積回路装
置を提供することにある。
、バックチャネルの形成を防止できる半導体集積回路装
置を提供することにある。
（発明の概要）
この発明の要点は、能動シリコン層下の絶縁膜として少
なくともアルミナ膜を用いたことにある。
なくともアルミナ膜を用いたことにある。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第３図はこの発明の第１の実施例を、製造工程順に示す
断面図である。この図を用いて製造工程順に第１の実施
例を説明する。なお、図中、第１図と同一部分には同一
符号を用いることにする。
断面図である。この図を用いて製造工程順に第１の実施
例を説明する。なお、図中、第１図と同一部分には同一
符号を用いることにする。
まず、例えばＰ型Ｓｔ基板１上にトランジスタ、キャパ
シタなどの素子を形成する。次に、それらの素子を有す
る基板１上に絶縁膜としてＳｉｎ、膜２とアルミナ（Ａ
ｌｔ Ｏｎ ）膜２１を重ねて堆積させる。
シタなどの素子を形成する。次に、それらの素子を有す
る基板１上に絶縁膜としてＳｉｎ、膜２とアルミナ（Ａ
ｌｔ Ｏｎ ）膜２１を重ねて堆積させる。
ここで、アルミナ膜２１の生成方法は次の通シである。
例えばトリエトオキジアルミニウム（ＡＩ！（ＣｘＨＩ
ｌＯ）ｓ）をソースに用い、恒温槽で約２００℃に保持
して数ｍｒｎＨｆｆの蒸気圧をださせる。そして、この
ソースをＡｒキャリヤガスで、約４００℃に加熱された
基板に送り込んで、膜厚２０００大のアルミナを生成さ
せる。
ｌＯ）ｓ）をソースに用い、恒温槽で約２００℃に保持
して数ｍｒｎＨｆｆの蒸気圧をださせる。そして、この
ソースをＡｒキャリヤガスで、約４００℃に加熱された
基板に送り込んで、膜厚２０００大のアルミナを生成さ
せる。
このようにして絶縁膜を形成したならば、以後、従来の
方法と同一の工程を進めて３次元ＩＣを完成に導く。す
なわち、ボロンドープの多結晶シリコン層の形成、その
多結晶シリコン層をレーザアニールなどで単結晶シリコ
ン層３′に再結晶化させる処理、ＬＯＧＯ８酸化による
フィールド領域の厚いＳｉｎ、膜５の形成、ＭＯＳ）ラ
ンジスタのゲート絶縁膜としてのＳ１０．膜６の形成、
多結晶シリコンからなるゲート電極７の形成（以上第３
図（ｂ）参照）、ＭＯＳ）ランジスタのソース・ドレイ
ン８． 、８．の形成、中間絶縁膜としてのＰＳＧ膜９
の堆積、ソース・ドレインコンタクト１０． 、１０．
の開孔、Ａ７−８ｉ配線１１の形成（以上第３図（ｃ）
参照）、パッシベーション膜の堆積、ポンディングパッ
ド部の開孔を行う。
方法と同一の工程を進めて３次元ＩＣを完成に導く。す
なわち、ボロンドープの多結晶シリコン層の形成、その
多結晶シリコン層をレーザアニールなどで単結晶シリコ
ン層３′に再結晶化させる処理、ＬＯＧＯ８酸化による
フィールド領域の厚いＳｉｎ、膜５の形成、ＭＯＳ）ラ
ンジスタのゲート絶縁膜としてのＳ１０．膜６の形成、
多結晶シリコンからなるゲート電極７の形成（以上第３
図（ｂ）参照）、ＭＯＳ）ランジスタのソース・ドレイ
ン８． 、８．の形成、中間絶縁膜としてのＰＳＧ膜９
の堆積、ソース・ドレインコンタクト１０． 、１０．
の開孔、Ａ７−８ｉ配線１１の形成（以上第３図（ｃ）
参照）、パッシベーション膜の堆積、ポンディングパッ
ド部の開孔を行う。
以上説明したように第１の実施例では、上下素子間の絶
縁膜として５ｉｏｔ膜２（下層）とアルミナ膜２１（上
層）の重畳膜が用いられているが、アルミナ膜２１中に
は形成法によらず負イオンが含まれてお、り、Ｓｉとの
界面に正イオンを誘起する性質がある。したがって、
Ｓｔ界面に誘起する正イオン量を反転防止に必要な量以
上にしておけば、バックチャネルは形成されない。ここ
で、Ｓｔ界面での誘起圧イオン量はアルミナ形成法や膜
厚に依存するが、前記トリエトオキジアルミニウムの熱
分解法の場合、膜厚２０００Åで約Ｉ Ｘ １０”／ａ
ｄの電荷が誘起する。一方％ Ｓｉｎ！膜２によるＳｔ
界面での負イオンの誘起電荷量は、Ｓｔ界面までの距離
もアルミナ膜２１を経由しているのでｚｏｏｏＡと遠い
ため、殆ど無視できる。したがって、第１の実施例によ
れば、従来の工程にアルミナ膜２１を堆積するだけの簡
単な工程変更でバックチャネルを防止できる利点があり
、さらにアルミナ膜２１で被覆することによシ下設能動
素子の放射線耐性も増大する利点もある。
縁膜として５ｉｏｔ膜２（下層）とアルミナ膜２１（上
層）の重畳膜が用いられているが、アルミナ膜２１中に
は形成法によらず負イオンが含まれてお、り、Ｓｉとの
界面に正イオンを誘起する性質がある。したがって、
Ｓｔ界面に誘起する正イオン量を反転防止に必要な量以
上にしておけば、バックチャネルは形成されない。ここ
で、Ｓｔ界面での誘起圧イオン量はアルミナ形成法や膜
厚に依存するが、前記トリエトオキジアルミニウムの熱
分解法の場合、膜厚２０００Åで約Ｉ Ｘ １０”／ａ
ｄの電荷が誘起する。一方％ Ｓｉｎ！膜２によるＳｔ
界面での負イオンの誘起電荷量は、Ｓｔ界面までの距離
もアルミナ膜２１を経由しているのでｚｏｏｏＡと遠い
ため、殆ど無視できる。したがって、第１の実施例によ
れば、従来の工程にアルミナ膜２１を堆積するだけの簡
単な工程変更でバックチャネルを防止できる利点があり
、さらにアルミナ膜２１で被覆することによシ下設能動
素子の放射線耐性も増大する利点もある。
以上の第１の実施例では゛、上下素子間の絶縁膜として
５ｉｏｔ膜２（下層）とアルミナ膜２１（上層）を重畳
した場合を説明したが、第４図に示すこの発明の第２の
実施例では、アルミナ膜２１（下層）とｓｉｏ、膜２（
上層）の重畳膜を前記絶縁膜として用いる。この場合、
Ｓｉｎ、膜２の膜厚を２００〜３００Åと薄くする一方
、アルミナ膜２１を２０００大とＳｉｎ、膜２より厚く
することが必要である。
５ｉｏｔ膜２（下層）とアルミナ膜２１（上層）を重畳
した場合を説明したが、第４図に示すこの発明の第２の
実施例では、アルミナ膜２１（下層）とｓｉｏ、膜２（
上層）の重畳膜を前記絶縁膜として用いる。この場合、
Ｓｉｎ、膜２の膜厚を２００〜３００Åと薄くする一方
、アルミナ膜２１を２０００大とＳｉｎ、膜２より厚く
することが必要である。
第５図はこの発明の第３の実施例を示す。この第３の実
施例では、前記絶縁膜としてアルミナ膜２１だけを用い
る。
施例では、前記絶縁膜としてアルミナ膜２１だけを用い
る。
これら第２および第３の実施例に示すようにしても、第
１の実施例と同一の効果を得られることはいうまでもな
い。
１の実施例と同一の効果を得られることはいうまでもな
い。
また、この発明はＭＯＳ ＩＣだけでなく、バイポーラ
ＩＣにも適用可能である。
ＩＣにも適用可能である。
（発明の効果）
以上詳述したようにこの発明の装置によれば、能動シリ
コン層下の絶縁膜として少なくともアルミナ膜を用いた
ので、バックチャネルの形成防止を図ることができると
ともに、絶縁膜下の能動素子の放射線損傷の耐性増大を
図ることができる。
コン層下の絶縁膜として少なくともアルミナ膜を用いた
ので、バックチャネルの形成防止を図ることができると
ともに、絶縁膜下の能動素子の放射線損傷の耐性増大を
図ることができる。
この発明の装置は３次元ＩＣに利用することができる。
第１図は従来の３次元ＩＣの製造方法を示す断面図、第
２図は従来の方法により製造されたＩＣの欠点を説明す
るための特性図、第３図はこの発明の半導体集積回路装
置の第１の実施例を製造工程順に示す断面図、第４図お
よび第５図はこの発明の第２および第３の実施例を示す
断面図である。 ２・・・Ｓｉｎ、膜、３′・・・単結晶シリコン層、２
１・・・アルミナ膜。 第１図 と １５ 第２図 １゜ ト・しイン電圧Ｖｏ （Ｖ） 第３図 第４図 ３′ 第５図
２図は従来の方法により製造されたＩＣの欠点を説明す
るための特性図、第３図はこの発明の半導体集積回路装
置の第１の実施例を製造工程順に示す断面図、第４図お
よび第５図はこの発明の第２および第３の実施例を示す
断面図である。 ２・・・Ｓｉｎ、膜、３′・・・単結晶シリコン層、２
１・・・アルミナ膜。 第１図 と １５ 第２図 １゜ ト・しイン電圧Ｖｏ （Ｖ） 第３図 第４図 ３′ 第５図
Claims (2)
- （１） Ｓ ＯＩ構造の半導体集積回路装置において、
能動シリコン層下の絶縁膜として少なくともアルミナ膜
を用いたことを特徴とする半導体集積回路装置。 - （２）絶縁膜として、アルミナ膜／ Ｓｔ、、膜、 ５
ｉｎ２膜／アルミナ膜、アルミナ単層膜のいずれかを用
いることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228372A JPH069224B2 (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228372A JPH069224B2 (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120547A true JPS60120547A (ja) | 1985-06-28 |
| JPH069224B2 JPH069224B2 (ja) | 1994-02-02 |
Family
ID=16875427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228372A Expired - Lifetime JPH069224B2 (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069224B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328384A (en) * | 1976-08-27 | 1978-03-16 | Fujitsu Ltd | Production method of semiconductor device |
-
1983
- 1983-12-05 JP JP58228372A patent/JPH069224B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328384A (en) * | 1976-08-27 | 1978-03-16 | Fujitsu Ltd | Production method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069224B2 (ja) | 1994-02-02 |
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