JPS6095941A - 半導体装置 - Google Patents

半導体装置

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JPS6095941A
JPS6095941A JP58204310A JP20431083A JPS6095941A JP S6095941 A JPS6095941 A JP S6095941A JP 58204310 A JP58204310 A JP 58204310A JP 20431083 A JP20431083 A JP 20431083A JP S6095941 A JPS6095941 A JP S6095941A
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JP
Japan
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chip
resin
tape
semiconductor chip
bed
Prior art date
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Pending
Application number
JP58204310A
Other languages
English (en)
Inventor
Akira Kuromaru
黒丸　明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6095941A publication Critical patent/JPS6095941A/ja
Pending legal-status Critical Current

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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/413—Insulating or insulated substrates serving as die pads
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    • H10W72/071—Connecting or disconnecting
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    • H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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    • H10W72/00—Interconnections or connectors in packages
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    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の組立構造に関する。
〔発明の技術的背景およびその問題点〕第１図を参照し
て従来装置を説明する。第１図は従来装置の一構成例の
断面図である。フレームはベッドｌ、インナーリー２２
およびアウターリード３からなり、ぺ、ｌドｌの上には
Ａｇペースト弘で半導体チップ（ペレツト）Ｓがマウン
トされている。そして、半導体チップＳとインナーリー
ド−の間には金属細繊６がボンディングされ、樹脂７に
よって全体が封止されている。なお、インナーリードコ
のズレ防止のために、長手方向にポリイミドテーゾ等が
貼付される。
上記の如〈従来装置では、金属性のベラＰ／に有機性の
Ａｇペーストｑによって半導体チップＳが固着されてい
るために、次のような問題が生じている。
■半導体チップＳのマウントに際してマウント剤が必要
になり、このマウント剤がＡｇペースト等の有機剤であ
るときはそれに含まれるＡ９゜Ｋ等が半導体チップＳに
はい上がり、Ａ１コロ−ジョン等の腐食を起こす。その
ため、耐湿性が低下するという欠点が生じる。
■金属性のベッドｌ、半導体チップＳおよび樹脂ｇ等の
部材間の膨張係数の差により、ペレットクラック等を生
じ、製品の歩留りが低下するという欠点が生じる。
■樹脂封止の際に、金属細線６が流れて金属細線６とイ
ンナーリードコの間および金属細線６と半導体チップＳ
の間で接触不良を起こし、製品の歩留りが低下するとい
う欠点がある。
また、従来装置には特開昭３’ｌ　−１１９９７５号公
報に示される如く、半導体チップを搭載したベッドとイ
ンナーリーｒの裏面に絶縁性の保持部材を接着したもの
もあるが、全６製ベツドＫＡｇペースト等で半導体チッ
プをマウントするという構成は第１図の構成例と同一で
あるので、上記の欠点を取り除くことはできない。
〔発明の目的〕
本発明は上記の従来技術の欠点を克服するためになされ
たもので、耐湿性の低下、ペレットクラ・ツクの発生等
を起すことがなく、製品の歩留りを向上させることので
きる半導体装置を提供することを目的とする。
〔発明の概要〕
上記の目的を実現するため本発明は、インナーリードと
アウターリードのみでベッドのないフレームのチンゾマ
ウント領域に、ポリイミドチーシー等の樹脂テープを貼
付け、その上に半導体チップをマウントして樹脂封止し
た半導体装置を提供するものである。
〔発明の実施例〕
第一図を参照して本発明の一実施例を説明する。
第１図は同実施例の断面図で、第１図と同一要素は同一
符号で示しである。インナーリード２およびアウターリ
ード３のみからなるフレームの半導体チップＳをマウン
トする領域（インナーリードコに囲まれた領域）に、接
着剤を付けた一すイミｒテーゾを２００℃前後で熱圧着
する。このとき、ポリイミドチーシは一定の寸法に切り
出されており、インナー＋ｒ−ｐ２を固定する役割も果
たす。
次圧フレームをマウンタでマウント部に搬送し、半導体
チップ３ｆマウント部に固着する（このときのマウント
部は、２００　’Ｃ前後に保つ）。そして。
金属細線６をボンディングしたのち樹脂封止して、半導
体装置が完成する。
なお、本発明においては半導体チップは樹脂テープに直
接マウントされ、フレームのベッドにはマウントされな
い（金属性のベッドそのものが不要な構造になっている
）ため、発熱量の少いメモリ装置、ディジタル回路装置
等に特に適している。
〔発明の効果〕
上記の如（本発明によれば、ベッドのないフレームのチ
ップマウント領域に樹脂テープを貼付け、そこに半導体
チップをマウントして樹脂封止するようにしたので、耐
湿性の低下やペレットクラックの発生等を起すことがな
（、製品の歩留りを向上させることのできる半導体装置
を提供することができる。特に、マウント剤としてＡｇ
ペーストを使わないためＡｇによるＡ１コローノヨン、
マイグレーション等を少なくして耐湿性を向上させるこ
とができ、また金属細線のボンディングにおいて接触不
良を抑えることができるのでモールドする樹脂の選択範
囲を広げることができる。
さらに、フレームのベッドに要したメッキコストを削減
し、ベッドのボンディングがなくなるの−（−７レーム
の汎用化を図ることかでキ、またマウントの工程を簡略
化（Ｍｏｕｎｔ　ｃｕｒθ工程をなくす）してマウント
工程とボンディング工程を一体化することができる。
【図面の簡単な説明】
第１図は従来装置の一構成例の断面図、第２図は本発明
の一実施例の断面図である。 ｌ・・・ベッド、コ・・・インナーリーＰ、３・・・ア
ウターリーＰ、弘・・・Ａｇペースト、Ｓ・・・半導体
チップ、６・・・金属＋！１ｉｌＩ線、７・・・樹脂、
ｇ・・・ポリイミドテープ。 出願人代理人　猪　股　清 ６１　圓 も２　図

Claims (1)

  1. 【特許請求の範囲】 １、インナーリードおよびアウターリードからなるフレ
    ームと、 前記インナーリードを相互に固定するように、半導体チ
    ップをマウントする領域に貼付けられた高抵抗で化学的
    に安定な樹脂テープと、この樹脂テープにマウントされ
    た半導体チップと、 前記インナーリーｒ、樹脂テープおよび半導体チ・ツブ
    を封止する樹脂とを備える半導体装置。 コ、樹脂テープはポリイミドテーゾである特許請求の範
    囲第１項記載の半導体装置う
JP58204310A 1983-10-31 1983-10-31 半導体装置 Pending JPS6095941A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
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