JPS61179573A - プレ−ナ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高性能の多層構造プレーナ型半導体装置の
製造法に関する。

（従来技術） 最近、多層の化合物半導体結晶を用いた高速素子、或は
光素子及び光−電子集積回路（ＯＥＩＣ）の開発が盛ん
に行われている。しかし素子製作上の問題が多く１期待
されているような高性能素子の開発が難航している。

この理由の一つは従来の素子製作プロセスでは素子表面
に段差を生じざるを得ないことにある。

即ち、第５図は従来の素子製作プロセスによるｈｔａα
ｈａ／ａａｈｓヘテロ接合バイポーラトランジスタの断
面構造であるが、エミツタ層３り、ベース層ｌ及びコレ
クタ一層コの間にはエツチングにより素子表面に大きな
段差がある。

このような構造であると、ホトリングラフイーによる微
細な電極等の形成が困難になると−もに、段差部で金属
配線層の断線を生ずる等のトラブルが起る。

したがって理想的にはプレーナ状の多層構造半導体素子
の一面に電極を設けた半導体装置が望ましいが、これは
次のような理由から高品質のプレーナ型多ｆ＠構造の半
導体素子が得られず、実現していない。

（発明が解決しようとする問題点） 即ち、プレーナ状の多層構造の素子を製造するためには
不純物を結晶内に選択的にドーピングした結晶成長技術
が必要である。

分子線結晶成長（ＭＢＥ　）法は膜厚及び組成等の制御
に優れた結晶成長法で、従来精密な成長制御が必要なバ
イポーラトランジスタ、高電子移動度トランジスタ（Ｈ
ＥＭＴ　）、レーザ、及び０ＥＩＣ％の製作用の最適な
結晶成長技術とされている。

しかしＭＢＥでは、成長途中の結晶表面を一度大気中、
或は窒素雰囲気中に晒すと、その結晶上に再び成長させ
た結晶の品質が悪くなる欠点嘘ろる。結晶表面を大気中
などに晒した時に、炭素等の汚染物質の吸着が起り、第
６図（α）に示したように再成長結晶界面で深い界面準
位が生じ、ホトルミネセンス強度の低下、或はキャリア
濃度の減少が認められる。これは素子性能を向上させる
妨げの原因になシ、そのため結晶表面を大気に晒すホト
リソグラフィー、或は通常のイオン注入プロセスを使っ
て不純物を選択的に結晶内にドープすることはできない
。

そこで、従来の結晶成長技術では第５図に示した構造の
へテロ接合バイポーラトランジスタを製作せざるを得す
、その他の素子の製作も事情は同様である。

この発明は、上記実情に鑑み理想的なプレーナ型多層構
造の半導体素子の製造法を開発することを目的とする。

（問題点を解決するための手段） 以上の問題点を解決するため、この発明は同一真空下で
、基板上に分子線結晶成長（ＭＢＥ　）とマスクレスイ
オン注入を行い、基板上に不純物を選択的にドーピング
した結晶を成長させて多層構造のプレーナ型半導体を製
造し、更に該プレーナ型半導体の一面に電極を形成する
ようにした多層構造のプレーナ型半導体装置の製造法を
提案するものである。

具体的にはＭＢＥ成長室とマスクレスイオン注入室を分
離して試料搬送路を介して両室を接続する。成長作業中
は結晶表面が晒されているＭＢＥ成長室、マスクレスイ
オン注入室及び試料搬・送路いずれも、例えば１×１０
−〇Ｔｏｒｒ以下の真空度に保たれるようＫし、ＭＢＥ
成長室室内で基板結晶上にエピタキシャル成長させた試
料結晶をイオン注入室に試料搬送路を通って移動させ、
エピタキシャル増の所定位置に不純物をイオン注入でド
ーピングする。その後、試料結晶をＭＢＥ成長室に再び
移し、ＭＢＥ結晶をその上に成長させる。これらの操作
を繰り返して所望の不純物を結晶内の所定位置に埋め込
んだ多層の結晶を成長させる。

この発明はＭＢＥ成長室とイオン注入室を分離せずに、
ＭＢＥ成長室にイオン注入機構を組み込んでもよく、こ
の場合にはＭｌ成長室内の真空度が若干低下するととも
Ｋ、試料ステージ及びイオン注入機構が熱の影響を受け
、膨張してドーピングパターンの位置合わせ精度が若干
低下する。

（発明の効果） 即ち、この発明によればＭＢＥ　、マスクレスイオン注
入等一連の操作が全て真空中で行われる。

このようにすると、第６図（ｂ）に示すように再成長結
晶界面のホトルミネセンス強度も低下しない。またイオ
ン注入ドーピング層上にも、注入の如何に拘わらず良質
なエピタキシャル結晶を成長させることができ、したが
ってこの発明によればその一面に電極を形成した高性能
のプレーナ型半導体装置を得ることができる。

（実施例） 実施例１ 第１図は、この実施例で使用する半導体製造装置を示す
もので、３はＭＢＥ成長室、ｌは集束した不純物の微細
径イオンビームを走査して結晶に不純物を選択的にドー
ピングするマスクレスイオン注入室で、ＭＢＥ成長室３
とイオン注入室ｙの間は試料搬送路！で接続し、更に試
料搬送路りの中間には分析チャンバ６を設け、ＭＢＥ成
長室／、イオン注入室１１試料搬送路よとも１Ｘ　１Ｏ
−９ＴＯＴτ以下の真空度に保たれるようにしである。

以上の装置において、ＭＢＥ成長室３では基板結晶上に
エピタキシャル成長を行い、次に試料搬送路夕を通って
イオン注入室グに送り込みエピタキシャル層の所定位置
に不純物をドーピンＧａｐｓへテロ接合バイポーラトラ
ンジスタの製作’＋順を示すものである。

・半絶縁性（Ｓ、Ｉ）ＧαＡ８基板結晶７上に不純物“
：を・意識的にドープせずに１μｍのノンドープＧａＡ
ｓ層ｔを６５０℃にて成長させる。この層にｎ形のＳｉ
イオンビームを０．２μｍに集束して、加速エネルギー
２００ＫｇＶ　、ドーズ量４ｘ　１ｏ’３／ｃｆＩで第
２図（Ｃ）のＳｉイオン注入層に示した領域にマスクレ
スで注入し、コレクターの埋込み導電層を形成する。

続いて第２図（ｄ）に示したように、イオン注入した試
料結晶上に再び０．４μｍのノンドープＧａＡ３層１０
を成長させ、Ｓｉを２００ＫｇＶ　でドーズ量２Ｘ１０
１ｙｄで第２図（ｅ）のノンドープＧａＡ３層／／に注
入し、コレクターの引き出し導電層とする。

またＰ形のＢｇを３０ＫｇＶ　、　　２　Ｘ　１０”／
ｃｄ　で注入してベース層ｌλとする。

さらにその上に第２図ωのノンドープＡｌａ、５Ｇａａ
、ｙＡ８層１３及びノンドープＧａＡ８層／４１を各々
０．１５μｍ成長させる。この結晶層上からＳｉイオン
を２００　ＫｍＶ。

５ＸＩＱ１３／ｃｄで第２図（ｙ）のＳｉ注入層／！、
／Ａの領域に注入して、各々コレクターの引き出し電極
工 、；ｌ にする。

これにより各電極を同一表面から取り出したプレーナ型
へテロ接合バイポーラトランジスタを製作できた。

このトランジスタはプレーナ構造であるため。

集積した回路の製作も容易に可能となる。

なお平面的に各トランジスタを配置するだけでなく結晶
成長の途中にイオン注入ドーピング配線導電層／９．Ｊ
とトランジスタ７ｇを三次元的に配置することにより第
３図に示したような三次元ＩＣの製作もできる。同様に
接合型ＦＥＴを三次元に集積した高密度ＩＣの製作もで
きる。

実施例２ 実ｔＩｆＡ例１で使用した装置を用いたｈｌａａｈｓ　
／ＧａＡｓ　　ダブルへテロ接合レーザとＧａＡｓ　Ｍ
ＥＳＦＥＴの０ＥＩＣ製作手順を第４図に示す。

第４図（ｂ）のようにＳ、Ｉ　ＧａＡｓ基板結晶２ノ上
にまず膜厚／μｍのノンドープＡｌａ、βαｏ、７Ａａ
からなるノンドープＡＩＧａＡａ層〃を６５０℃にて成
長させる。

この層のレーザ形成部分のＢ＃注入層２３にＰ形のＢ＋
イオンビームを走査して加速エネルギー２００ＫｇＶ、
　　ドーズ量４　Ｘ　１　ｏ”／ｃｄｃＤ条件テＢｅ注
入し、レーザのクラッド層と、埋め込み配線導電層の機
能をもたせる。次に活性層となる０、１′−のノンドー
プＧａＡ３層２ダ及びＱ、４　ｐｍのＡ　１０．。

Ｇａ０．、ＡｓからなるノンドープＡｊＧｃＬＡａ　ｆ
ｆ１１２！ｒを連続して成長させ、再びＢｅとＳｉを各
々１６０ＫｇＶ、４　Ｘ　１０’７−及び２００　Ｋｇ
Ｖ　、　４　Ｘ　１０”／ｄでＢｇ注注入ツユ６Ｓｉ注
入層コアの領域に注入する。Ｓｉ注入層コアの領域はク
ラッド層となる。さらにこの層上に０．２　ｐｍのＡｌ
ｏ、ａＧｃ６．７Ａ８からなるノンドープＡ　Ｌ　Ｇａ
Ａ　ｓ層２ｒと０．２１１ｍのＧｃＬＡ８　　からなる
ノンドープＧａＡｓ　／ｉｌ　２９を成長させた後、１
３ｓとＳｔのイオン注入を繰り返してＢ、注入層３０及
びｓｉ注入層３／の領域に各々１６０に＋Ｖ、　　４Ｘ
１０”ν讐、及び２００　Ｋ＋Ｖ、４　Ｘ　１０”／ｄ
で注入する。第４図（イ）でＢｇとＳｉイオンの注入を
第４図（６）と同じ条件で繰り返しているのは、本素子
の製作に用いた集束イオン注入装置の加速エネルギーが
２００　ＫａＶまでの能力しかないためである。即ち注
入できる深さが不足しているためＫ、結晶成長とイオン
注入を繰り返してドーピング層を継いだためである。も
し４００ＫｇＶ−１で加速できるシステムを用いるなら
ば、２回に分けて注入する必要はなく、製作プロセスは
もつと簡単になる。

最後に通常のイオン注入法でＦＥＴ部３コを彫成し、Ｓ
ｊＯ，表面保護膜を付けて８５０℃、２０分間のアニー
ル後、各金属配線電極３３を形成してＯＫＩ　Ｃを完成
させる。この方法で製作した０ＥＩＣは素子表面に大き
な段差がなく、微細なショットキー電極及び金属配縁層
をホトリソグラフィーで形成することができる。

これにより各素子の配線を全て同一表面から取シ出した
プレーナ型構造の０ＥＩＣが得られる。

【図面の簡単な説明】

第１図は、この発明に使用する結晶成長装置の一例を示
す装置構成図、第２図はこの発明の方法で製作するプレ
ーナｉｌｌ　ＡＩ　ＧａＡａ　／ＧａＡｓヘテロ接合バ
イポーラトランジスタの製作プロセスを示す図、第５図
はこの発明で製作したトランジスタを多層に配列した三
次元ＩＣの概略断面構造図、第４図はこの発明の方法で
製作するＡＩＧ（ＬＡ８／ＧＧＡ８　Ｄ　ＨレーザとＧ
ｃＬＡｓ　ＭＥＳＦＥＴを集積したプレーナ型０ＫＩＣ
の製作プロセスを示す図、第５図は従来の製作プロセス
で製作されたＡ　Ｉ　ＧＧＡＪＩ／ＧＩＺＡＪＩへテロ
接合バイポーラトランジスタの断面構造図、第６図はＧ
ａｋｓ　ＭＢＥで、Ｂｇイオン注入のために成長を中断
させた結晶のホトルミネセンス（ＰＬ　）強度を深さ方
向にエツチングしながら沖１定したデータを示す図で、
（α）はＢｇイオン注入のために一度結晶表面を大気に
晒した場合、（ｂ）は大気に晒らさずにＢ＃イオン注入
及びその上に再成長させた場合を示す。

Claims (2)

【特許請求の範囲】
1. （１）同一真空下で、基板上に分子線結晶成長とマスク
   レスイオン注入を行い、上記基板上に不純物を選択的に
   ドーピングした結晶を成長させて多層構造のプレーナ型
   半導体を製造し、更に該プレーナ型半導体の一面に電極
   を形成するようにしたことを特徴とする多層構造のプレ
   ーナ型半導体装置の製造方法。
2. （２）分子線結晶成長装置とマスクレスイオン注入装置
   を真空中で結合した装置を用い、基板を上記分子線結晶
   成長装置とマスクレスイオン注入装置との間を搬送させ
   て基板上に分子線結晶成長とマスクレスイオン注入を行
   なわせるようにした特許請求の範囲第１項記載の多層構
   造のプレーナ型半導体装置の製造方法。