JPS6146548A - 系変更制御方式 - Google Patents
系変更制御方式Info
- Publication number
- JPS6146548A JPS6146548A JP59168639A JP16863984A JPS6146548A JP S6146548 A JPS6146548 A JP S6146548A JP 59168639 A JP59168639 A JP 59168639A JP 16863984 A JP16863984 A JP 16863984A JP S6146548 A JPS6146548 A JP S6146548A
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- JP
- Japan
- Prior art keywords
- circuit
- flip
- circuits
- flop
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- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、二重化冗長構成を有するシステムにおいて、
系を切替える系変更制御方式に関する。
系を切替える系変更制御方式に関する。
（従来の技術）
従来、二重化された回路ならびに装置において系の切替
えは、系の接続を規定するルートフリップフロッグを備
えていて一重化された系制御回路を設置し、そのルート
フリップフロックをセット／リセットすることにより行
っていた。
えは、系の接続を規定するルートフリップフロッグを備
えていて一重化された系制御回路を設置し、そのルート
フリップフロックをセット／リセットすることにより行
っていた。
（発明か解決しようとする問題点）
そのため、システムを有効に利用する目的で、現用して
ない他系をプログラムのデバッグに使用するとプログラ
ムのバクやコーディングミスのために系制御回路に誤っ
てアクセスされ、現用系に悪影響を与える危険性があっ
た。また、このような危険性を防止するために系を固定
して使用すると、現用系において緊急に切替える必要性
が生じた場合には、直ちに切替えることかできないとい
り欠点かあった。
ない他系をプログラムのデバッグに使用するとプログラ
ムのバクやコーディングミスのために系制御回路に誤っ
てアクセスされ、現用系に悪影響を与える危険性があっ
た。また、このような危険性を防止するために系を固定
して使用すると、現用系において緊急に切替える必要性
が生じた場合には、直ちに切替えることかできないとい
り欠点かあった。
本発明の目的は、二重化された回路群のうちで他装置お
よび他システムとのインターフェースを備えた二重化回
路にそれぞれルート変更禁止フリップフロップを設け、
現用側に対応して変更禁止フリップフロック上セツトす
ると、他系より系変更制御回路へのアクセスが禁止され
るようにして上記欠点を除去し、現用系に影響を与える
ことなく、他系を他の用途に使用′ｒ：ｓると共に、任
意の系を現用系として設定でき、さらに現用系なｎ時変
更することが司能な系変更制御方式を提供することにあ
る。
よび他システムとのインターフェースを備えた二重化回
路にそれぞれルート変更禁止フリップフロップを設け、
現用側に対応して変更禁止フリップフロック上セツトす
ると、他系より系変更制御回路へのアクセスが禁止され
るようにして上記欠点を除去し、現用系に影響を与える
ことなく、他系を他の用途に使用′ｒ：ｓると共に、任
意の系を現用系として設定でき、さらに現用系なｎ時変
更することが司能な系変更制御方式を提供することにあ
る。
（問題点をＩ＋＋４決するための手段）本発明による系
変更制御方式は、複数の二重化回路と、一重化系制御回
路と全具備したものである。
変更制御方式は、複数の二重化回路と、一重化系制御回
路と全具備したものである。
複数の二重化回路は、それぞれ他装＠ならびに他システ
ムとのインターフェースを有するト共に、現用側回路な
らびに予備側回路にそれぞれルート変更禁止フリップフ
ロップを備えたものである。
ムとのインターフェースを有するト共に、現用側回路な
らびに予備側回路にそれぞれルート変更禁止フリップフ
ロップを備えたものである。
一重化系制御回路は、複数の二重化回路の間を接続する
ための規定な定義するため、ルートフリップフロップを
備えたものである。
ための規定な定義するため、ルートフリップフロップを
備えたものである。
本発明は上記構成において、現用側回路のルート変更禁
止フリックフロップをセットした時には予備側回路から
一重化系制佃１回路へのアクセスが禁止されるように構
成したものである。
止フリックフロップをセットした時には予備側回路から
一重化系制佃１回路へのアクセスが禁止されるように構
成したものである。
次に、図面を参照して本発明の詳細な説明する。
第１図は、本発明による系変更制御方式を実現するだめ
の実施例を示すブロック図でおる。第１図において、１
，２．ろはそれぞれ二重化された回路、１０，２０．３
０はそれぞれ二重化回路のθ系側、１１．２１．３１は
それぞれ二重化回路の１系側、４は各回路間の接続を規
定するフリップフロップから構成される一重化された系
制御回路、１１０，１１１はそれぞれ系変更禁止フリッ
プフロック、４１０，４１１，４２０，４２１はそれぞ
れ系制御フリップフロックを示す。系制４ｕ＋フリップ
フロップ４１０，４１１，４２０゜４２１の内部の−Ｑ
＃、 ６るいは％ＩＪの表示はそれぞれリセット、あ
るいはセットされていることを示す。５ｈ本装置と他装
置とのインターフェース信号線、５０．５１はそれぞれ
インターフェース信号線の０系側ならひに１系側、１０
００゜１００１．１１００．１１０１．１１１０゜１１
１１．１２００．１２０１ １２１０゜１２１１はそれ
ぞれ回路１０．１１，２０，２１゜３０．３１．および
系制御回路４との間の相互接続を示すゲートであり、「
○」は接続状態、「×」は切断状態をそれぞれ示す。
の実施例を示すブロック図でおる。第１図において、１
，２．ろはそれぞれ二重化された回路、１０，２０．３
０はそれぞれ二重化回路のθ系側、１１．２１．３１は
それぞれ二重化回路の１系側、４は各回路間の接続を規
定するフリップフロップから構成される一重化された系
制御回路、１１０，１１１はそれぞれ系変更禁止フリッ
プフロック、４１０，４１１，４２０，４２１はそれぞ
れ系制御フリップフロックを示す。系制４ｕ＋フリップ
フロップ４１０，４１１，４２０゜４２１の内部の−Ｑ
＃、 ６るいは％ＩＪの表示はそれぞれリセット、あ
るいはセットされていることを示す。５ｈ本装置と他装
置とのインターフェース信号線、５０．５１はそれぞれ
インターフェース信号線の０系側ならひに１系側、１０
００゜１００１．１１００．１１０１．１１１０゜１１
１１．１２００．１２０１ １２１０゜１２１１はそれ
ぞれ回路１０．１１，２０，２１゜３０．３１．および
系制御回路４との間の相互接続を示すゲートであり、「
○」は接続状態、「×」は切断状態をそれぞれ示す。
次に、第１図に従って合本実施例の動作を説明する。
いま、回路１０．２１．３０を現用系として使用し、回
路１１，２０．３１を予備系とする。この状態は系制御
回路４により規定され、その内部フリップフロップ１４
１０．１４２０がそれぞれ％ｌ＃にセットされ、フリッ
プフロップ１４１１゜１４２１がそれぞれ％ＯＮにリセ
ットされている。
路１１，２０．３１を予備系とする。この状態は系制御
回路４により規定され、その内部フリップフロップ１４
１０．１４２０がそれぞれ％ｌ＃にセットされ、フリッ
プフロップ１４１１゜１４２１がそれぞれ％ＯＮにリセ
ットされている。
このとき、他の装置とのインターフェースをｉする回路
１のうち、現用系として使用されている回路１０の内部
に設定されたフリップフロップ１１０ｄ＆％１〃にセッ
トされる。一方、フリップフロップ１１０はゲー）１０
００に対応し、フリップフロップ１１１ハゲ−）１００
１に対応しているこ。
１のうち、現用系として使用されている回路１０の内部
に設定されたフリップフロップ１１０ｄ＆％１〃にセッ
トされる。一方、フリップフロップ１１０はゲー）１０
００に対応し、フリップフロップ１１１ハゲ−）１００
１に対応しているこ。
ので、ゲー）１００１か閉じて回路１１系制御回路４か
ら切断される。そこで、予備回路１１から系制御回路４
へのアクセスが禁止され、系変更を行うことができなく
なる。なお、現用回路１０から系制御回路４へのアクセ
スは禁止されてないので、現用側では常時系変更を行う
ことができる。
ら切断される。そこで、予備回路１１から系制御回路４
へのアクセスが禁止され、系変更を行うことができなく
なる。なお、現用回路１０から系制御回路４へのアクセ
スは禁止されてないので、現用側では常時系変更を行う
ことができる。
以上説明したように、現用側は常時系変更を行うことが
できるが、予備側は系変更が禁止されるので、現用側に
影響を与えることなく予備側をプログラムのデバッグ等
、他の用途に使用することができる。本実施例では回路
１，２．ろのうち、それぞれ１０，２０．３０を現用系
としたが、回路１，２．２５のそれぞれで二重化系のど
ちら側を現用系としても効果はまったく同様である。ま
た、二重化回路が３個以上の場合にも効果は同様でおる
ことはいうまでもない。
できるが、予備側は系変更が禁止されるので、現用側に
影響を与えることなく予備側をプログラムのデバッグ等
、他の用途に使用することができる。本実施例では回路
１，２．ろのうち、それぞれ１０，２０．３０を現用系
としたが、回路１，２．２５のそれぞれで二重化系のど
ちら側を現用系としても効果はまったく同様である。ま
た、二重化回路が３個以上の場合にも効果は同様でおる
ことはいうまでもない。
（発明の効果）
本発明は以上説明したように、二重化された回路群のう
ちで他の装置とのインターフェースを有する複数の二重
化回路にそれぞれルート変更禁止フリックフロップを設
け、現用系側のフリップフロップをセットした時には予
備側から一重化された系制御回路へのアクセスを禁止さ
せることによシ、予備側から誤まってアクセスしても現
用系に影響を与えず、現用系は常時、必要に応じて系の
変更ができ、予備側をプログラムのデバッグ等、池の用
途に安心して使用できるという効果かある。
ちで他の装置とのインターフェースを有する複数の二重
化回路にそれぞれルート変更禁止フリックフロップを設
け、現用系側のフリップフロップをセットした時には予
備側から一重化された系制御回路へのアクセスを禁止さ
せることによシ、予備側から誤まってアクセスしても現
用系に影響を与えず、現用系は常時、必要に応じて系の
変更ができ、予備側をプログラムのデバッグ等、池の用
途に安心して使用できるという効果かある。
第１図は、本発明による系変更制御方式を実現するだめ
の一実施例金示すブロック図である０１〜３・・・二重
化回路 ４・・・・・系制御回路 １０．２０．３０・・ψ０系側 １１．２１．３１・・嗜１系側 １１０．１１１，４１０，４１１，４２０゜４２１・・
・争・フリラグフロップ １０００．１００１．１１００，１１０１ 。
の一実施例金示すブロック図である０１〜３・・・二重
化回路 ４・・・・・系制御回路 １０．２０．３０・・ψ０系側 １１．２１．３１・・嗜１系側 １１０．１１１，４１０，４１１，４２０゜４２１・・
・争・フリラグフロップ １０００．１００１．１１００，１１０１ 。
Claims (1)
- それぞれに他装置ならびに他システムとのインターフェ
ースを有すると共に、現用側回路ならびに予備側回路に
それぞれルート変更禁止フリップフロップを備えた複数
の二重化回路と、前記複数の二重化回路の間を接続する
ための規定を定義するルートフリップフロップを備えた
一重化系制御回路とを具備し、前記現用側回路のルート
変更禁止フリップフロップをセットした時には前記予備
側回路から前記一重化系制御回路へのアクセスが禁止さ
れるように構成した系変更制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168639A JPS6146548A (ja) | 1984-08-10 | 1984-08-10 | 系変更制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168639A JPS6146548A (ja) | 1984-08-10 | 1984-08-10 | 系変更制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146548A true JPS6146548A (ja) | 1986-03-06 |
Family
ID=15871766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168639A Pending JPS6146548A (ja) | 1984-08-10 | 1984-08-10 | 系変更制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146548A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56123050A (en) * | 1980-03-03 | 1981-09-26 | Hitachi Ltd | File replacing system |
| JPS59106056A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | フエイルセイフ式デ−タ処理システム |
-
1984
- 1984-08-10 JP JP59168639A patent/JPS6146548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56123050A (en) * | 1980-03-03 | 1981-09-26 | Hitachi Ltd | File replacing system |
| JPS59106056A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | フエイルセイフ式デ−タ処理システム |
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