JPS6160617B2 - - Google Patents
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- JPS6160617B2 JPS6160617B2 JP10808076A JP10808076A JPS6160617B2 JP S6160617 B2 JPS6160617 B2 JP S6160617B2 JP 10808076 A JP10808076 A JP 10808076A JP 10808076 A JP10808076 A JP 10808076A JP S6160617 B2 JPS6160617 B2 JP S6160617B2
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- transistor
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- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に適したアナログ電流スイツ
チ回路に関する。
チ回路に関する。
従来、論理回路とアナログ回路とを同一半導体
基板上に集積化することは、それらの製造工程が
大幅に異なることから困難であつた。そのため、
特に論理回路を含むアナログ電流スイツチ回路を
必要とするデイジタル・アナログ変換器等が大型
化することは避けられない。また、スイツチング
されるアナログ電流がスイツチング回路のトラン
ジスタのベース電流分だけ変化するため、精度の
高いアナログ電流スイツチ回路は望めない。
基板上に集積化することは、それらの製造工程が
大幅に異なることから困難であつた。そのため、
特に論理回路を含むアナログ電流スイツチ回路を
必要とするデイジタル・アナログ変換器等が大型
化することは避けられない。また、スイツチング
されるアナログ電流がスイツチング回路のトラン
ジスタのベース電流分だけ変化するため、精度の
高いアナログ電流スイツチ回路は望めない。
本発明の目的は、同一半導体基板上に容易に形
成でき、且つ精度が高いアナログ電流スイツチ回
路を提供することである。
成でき、且つ精度が高いアナログ電流スイツチ回
路を提供することである。
次に図面を参照して説明する。
第１図及び第２図はアナログ電流スイツチ回路
を示す図で、第１図は論理積否定（以下NANDと
よぶ）回路１の出力により、アナログ電流源３の
電流が差動トランジスタ対で形成される電流スイ
ツチ回路２で切換えられ、端子４からはNAND出
力が、端子５からは論理積出力が取り出される。
一方、第２図においては第１図の場合と同様に論
理和（以下ORとよぶ）回路６の出力がトランジ
スタ対で形成される電流スイツチ回路２にて切換
えられ、端子４からOR出力が、端子５から論理
和否定（以下、NORとよぶ）出力が取り出され
る。７は電流スイツチ回路２を適切にバイアスす
るためのレベル・シフト回路である。上記、二つ
のアナログ電流スイツチ回路においては、それぞ
れの論理回路がMOSトランジスタ等から構成さ
れている場合は、電流スイツチ回路２を構成する
バイポーラトラスジスタと共に同一基板上に形成
するとすれば製造工程が複雑になり、また上記論
理回路がTTLであるとしても回路の小型化、簡
略化は困難である。更に電流スイツチ回路２から
出力される電流は電流スイツチ回路２を構成する
トランジスタに流れるベース電流分だけアナログ
電流源３の電流値から小さくなり、又湿度或いは
他の条件により常にアナログ電流源３の電流値と
同じになるとは限らない。
を示す図で、第１図は論理積否定（以下NANDと
よぶ）回路１の出力により、アナログ電流源３の
電流が差動トランジスタ対で形成される電流スイ
ツチ回路２で切換えられ、端子４からはNAND出
力が、端子５からは論理積出力が取り出される。
一方、第２図においては第１図の場合と同様に論
理和（以下ORとよぶ）回路６の出力がトランジ
スタ対で形成される電流スイツチ回路２にて切換
えられ、端子４からOR出力が、端子５から論理
和否定（以下、NORとよぶ）出力が取り出され
る。７は電流スイツチ回路２を適切にバイアスす
るためのレベル・シフト回路である。上記、二つ
のアナログ電流スイツチ回路においては、それぞ
れの論理回路がMOSトランジスタ等から構成さ
れている場合は、電流スイツチ回路２を構成する
バイポーラトラスジスタと共に同一基板上に形成
するとすれば製造工程が複雑になり、また上記論
理回路がTTLであるとしても回路の小型化、簡
略化は困難である。更に電流スイツチ回路２から
出力される電流は電流スイツチ回路２を構成する
トランジスタに流れるベース電流分だけアナログ
電流源３の電流値から小さくなり、又湿度或いは
他の条件により常にアナログ電流源３の電流値と
同じになるとは限らない。
第３図は本発明の原理説明図で、トランジスタ
８-o+1とトランジスタ８-1…８-oとは差動形式の
電流スイツチ回路を形成している。いづれのトラ
ンジスタも能動領域で動作し、高精度の特性を有
している。アナログ電流はアナログ電流源１４か
ら与えられ、トランジスタ１７を通して電流源２
３に流されている。トランジスタ１７とトランジ
スタ８-o+1とは同じベースバイアスがレベル・シ
フト回路１１から与えられている。電流スイツチ
回路には電流源２４から電流が与えられ、電流源
２３と２４との出力電流は同じになるようになさ
れている。
８-o+1とトランジスタ８-1…８-oとは差動形式の
電流スイツチ回路を形成している。いづれのトラ
ンジスタも能動領域で動作し、高精度の特性を有
している。アナログ電流はアナログ電流源１４か
ら与えられ、トランジスタ１７を通して電流源２
３に流されている。トランジスタ１７とトランジ
スタ８-o+1とは同じベースバイアスがレベル・シ
フト回路１１から与えられている。電流スイツチ
回路には電流源２４から電流が与えられ、電流源
２３と２４との出力電流は同じになるようになさ
れている。
今、論理入力端子１１-1〜１１-oの何れか、或
いは全部に論理信号が入力されると、トランジス
タ８-1〜８-oの何れかもしくは全部が導通し、ト
ランジスタ８-o+1は非導通であり、電流源２４の
電流が出力端子１２からOR出力として取り出さ
れる。この時、電流源２４の電流は、電流源２３
の電流と同じになるようになされているので、ア
ナログ電流源１４の電流にトランジスタ１７のベ
ース電流を加えたものとなつている。従つて、ト
ランジスタ８-1〜８-oの導通しているもののエミ
ツタに与えられる電流はアナログ電流源１４の電
流にトランジスタ１７のベース電流を加えたもの
であり、出力端子１２に取り出される電流はこの
トランジスタ８-1〜８-oの導通しているもののエ
ミツタに与えられる電流からトランジスタ８-1〜
８-oのベース電流を引いたものとなる。トランジ
スタ８-1〜８-oの導通しているもの同志は等価的
に１つのトランジスタを形成している。
いは全部に論理信号が入力されると、トランジス
タ８-1〜８-oの何れかもしくは全部が導通し、ト
ランジスタ８-o+1は非導通であり、電流源２４の
電流が出力端子１２からOR出力として取り出さ
れる。この時、電流源２４の電流は、電流源２３
の電流と同じになるようになされているので、ア
ナログ電流源１４の電流にトランジスタ１７のベ
ース電流を加えたものとなつている。従つて、ト
ランジスタ８-1〜８-oの導通しているもののエミ
ツタに与えられる電流はアナログ電流源１４の電
流にトランジスタ１７のベース電流を加えたもの
であり、出力端子１２に取り出される電流はこの
トランジスタ８-1〜８-oの導通しているもののエ
ミツタに与えられる電流からトランジスタ８-1〜
８-oのベース電流を引いたものとなる。トランジ
スタ８-1〜８-oの導通しているもの同志は等価的
に１つのトランジスタを形成している。
そして、Trの電流増幅率は、通常２桁程度の
コレクタ電流動作範囲にわたり一定である。した
がつて、電流源２４の出力電流をONTrのそれぞ
れに流して１個のTr当りのコレクタ電流が減少
しても、トランジスタの電流増幅率は不変であ
り、等価的に１つのTrとしてみた電流増幅率も
不変である。したがつて、トランジスタ８-1〜８
-oとトランジスタ８-o+1とが同じ電流増幅率を有
するものであれば、トランジスタ８-o+1のベース
電流とトランジスタ８-1〜８-oの導通しているも
ののベース電流の和は等しくなつている。従つ
て、出力端子１２に得られる電流はアナログ電流
源１４の電流値に等しくなつている。
コレクタ電流動作範囲にわたり一定である。した
がつて、電流源２４の出力電流をONTrのそれぞ
れに流して１個のTr当りのコレクタ電流が減少
しても、トランジスタの電流増幅率は不変であ
り、等価的に１つのTrとしてみた電流増幅率も
不変である。したがつて、トランジスタ８-1〜８
-oとトランジスタ８-o+1とが同じ電流増幅率を有
するものであれば、トランジスタ８-o+1のベース
電流とトランジスタ８-1〜８-oの導通しているも
ののベース電流の和は等しくなつている。従つ
て、出力端子１２に得られる電流はアナログ電流
源１４の電流値に等しくなつている。
また、論理信号が全く入力されない場合は、ト
ランジスタ８-o+1が導通して出力端子１３から
NOR出力として電流が取り出される。この出力
端子１３からのNOR出力の電流も上記と同様の
理由でアナログ電流源１４の電流と等しくなつて
いる。
ランジスタ８-o+1が導通して出力端子１３から
NOR出力として電流が取り出される。この出力
端子１３からのNOR出力の電流も上記と同様の
理由でアナログ電流源１４の電流と等しくなつて
いる。
このように、OR出力であれNOR出力であれ、
常に一定のアナログ定電流源１４の電流を取り出
すことができる。従つて、出力端子から出力され
る電流は如何なる場合においてもアナログ電流源
の電流と等しくなるため、高精度アナログ電流ス
イツチ回路を達成することができる。また、回路
構成が単純であるため容易に集積化することがで
き、ひいては低価格化、高信頼度化が可能とな
る。
常に一定のアナログ定電流源１４の電流を取り出
すことができる。従つて、出力端子から出力され
る電流は如何なる場合においてもアナログ電流源
の電流と等しくなるため、高精度アナログ電流ス
イツチ回路を達成することができる。また、回路
構成が単純であるため容易に集積化することがで
き、ひいては低価格化、高信頼度化が可能とな
る。
第４図は本発明の一実施例を示す図で、高精度
アナログ電流源１４からの電流はベース電流補償
トランジスタ１７及び定電流源２３へ供給され
る。定電流源２３はトランジスタ１８と抵抗１９
とから構成されている。また、増幅器１６の出力
は定電流源２３及び２４のそれぞれを構成するト
ランジスタ１８及び２０をバイアスして、定電流
源２４を定電流源２３の電源ミラーとしている。
アナログ電流源１４からの電流はベース電流補償
トランジスタ１７及び定電流源２３へ供給され
る。定電流源２３はトランジスタ１８と抵抗１９
とから構成されている。また、増幅器１６の出力
は定電流源２３及び２４のそれぞれを構成するト
ランジスタ１８及び２０をバイアスして、定電流
源２４を定電流源２３の電源ミラーとしている。
一方、増幅器１６の出力によつてバイアスされ
たレベル・シフト回路１５の出力は、ベース電流
補償トランジスタ８-o+1のベースをバイアスして
いる。レベル・シフト回路１５にはアナログ電流
源１４の出力と基準電位とを増幅器１６で比較増
幅して与えており、レベル・シフト回路でこの増
幅器１６の出力に一定直流電圧が重畳されてトラ
ンジスタ１７および８-o+1のベースバイアス電圧
が与えられる。増幅器１６は、アナログ電流源１
４の出力点を仮想接地する負帰還回路を構成すべ
く接続されている。この負帰還回路において、
Tr１８とアナログ電流源１４が反転増幅段を形
成している。かかる構成により、アナログ電流源
１４からの出力電流に応じてトランジスタ１８，
２０のベース電位も高められるので、トランジス
タ１８，２０はアナログ電流源１４からの出力電
流にかかわらず常に能動領域で動作しアナログ電
流源１４からの電流にトランジスタ１７のベース
電流を加えたものを常に正確に出力する。また、
トランジスタ１７も同様にベースバイアスがアナ
ログ電流源１４からの電流に応じて与えられるの
で、トランジスタ１８のコレクタにアナログ電流
源１４からの電流にトランジスタ１７のベース電
流を加えたものを常に正確に与えることができ
る。従つて、アナログ電流源１４からの電流の広
い範囲に亘つて正常動作を確保できる。出力端子
１２からのOR出力も出力端子１３からのNOR出
力も常にアナログ電流源１４からの電流に等し
く、ベース電流による誤差をふくまないことは第
３図を参照して説明したが、以下にさらに詳細に
説明する。
たレベル・シフト回路１５の出力は、ベース電流
補償トランジスタ８-o+1のベースをバイアスして
いる。レベル・シフト回路１５にはアナログ電流
源１４の出力と基準電位とを増幅器１６で比較増
幅して与えており、レベル・シフト回路でこの増
幅器１６の出力に一定直流電圧が重畳されてトラ
ンジスタ１７および８-o+1のベースバイアス電圧
が与えられる。増幅器１６は、アナログ電流源１
４の出力点を仮想接地する負帰還回路を構成すべ
く接続されている。この負帰還回路において、
Tr１８とアナログ電流源１４が反転増幅段を形
成している。かかる構成により、アナログ電流源
１４からの出力電流に応じてトランジスタ１８，
２０のベース電位も高められるので、トランジス
タ１８，２０はアナログ電流源１４からの出力電
流にかかわらず常に能動領域で動作しアナログ電
流源１４からの電流にトランジスタ１７のベース
電流を加えたものを常に正確に出力する。また、
トランジスタ１７も同様にベースバイアスがアナ
ログ電流源１４からの電流に応じて与えられるの
で、トランジスタ１８のコレクタにアナログ電流
源１４からの電流にトランジスタ１７のベース電
流を加えたものを常に正確に与えることができ
る。従つて、アナログ電流源１４からの電流の広
い範囲に亘つて正常動作を確保できる。出力端子
１２からのOR出力も出力端子１３からのNOR出
力も常にアナログ電流源１４からの電流に等し
く、ベース電流による誤差をふくまないことは第
３図を参照して説明したが、以下にさらに詳細に
説明する。
Tr８-1〜Tr８-oのいずれか又は全てのベース
に論理信号が印加され“HIGH”レベルにバイア
スされているとする。この“HIGH”レベル電圧
はTr１７及びTr８-o+1のベースをバイアスして
いるレベル・シフト回路１５の出力電圧より高く
設定される。Tr８-1〜Tr８-oのうち論理信号が
印加されない限りのTrは“LOW”レベルにバイ
アスされる。この“LOW”レベル電圧は前記レ
ベル・シフト回路の出力電圧より低く設定され
る。“ON”Trのベース電位が“OFF”Trのベー
ス電位及びTr８-o+1のベース電位すなわちレベ
ル・シフト回路の出力レベルに比して高レベルに
バイアスされるから“OFF”Tr及びTr８-o+1は
カツトオフ状態となる。増幅器１６の入力インピ
ーダンスが充分高く電流源１４の電流（I14）に比
して無視しうるとすると、 I14＝Ｉc17（Tr１７のコレクタ電流） Ｉc18＝ＩE17＝ＩC17＋ＩB17 ＝ＩC17（１＋１／β１７） ＩE18＝ＩC18＋ＩB18＝ＩC18（１＋１／β１８） 今R19＝R21及びTr18＝Tr20とすると ＩE18＝ＩE20，β18＝β20（βは電流増幅率） 又ONTr全体で１つのトランジスタを形成してい
るとすると、 ＩE（ONTr）＝Ｉc（ONTr） ＋ＩB（ONTr） ＝Ｉc（ONTr）（１＋１／βＯＮＴｒ） Ｉc20＝ＩE（ONTr） ＩE20＝Ｉc20＋ＩB20＝Ｉc20 （１＋１／β２０） 以上よりＩc（ONTr）＝βＯＮＴｒ／βＯＮＴｒ＋１ ・ＩE（ONTr） ＝（βＯＮＴｒ／βＯＮＴｒ＋１）・ （β１７＋１／β１７）・（β２０／β２０＋１） （β１８＋１／β１８）・I14 ＝βＯＮＴｒ／βＯＮＴｒ＋１）・ （β１７／β１７＋１）・I14 すなわち、スイツチのONしているトランジスタ
を介して端子１２を介して流れる出力電流と電流
源１４の電流I14との間の誤差は、Tr17の電流増
幅率β17とオンしているTr全体を１つのTrと見
なした時の電流増幅率βONTrとで決定される。
に論理信号が印加され“HIGH”レベルにバイア
スされているとする。この“HIGH”レベル電圧
はTr１７及びTr８-o+1のベースをバイアスして
いるレベル・シフト回路１５の出力電圧より高く
設定される。Tr８-1〜Tr８-oのうち論理信号が
印加されない限りのTrは“LOW”レベルにバイ
アスされる。この“LOW”レベル電圧は前記レ
ベル・シフト回路の出力電圧より低く設定され
る。“ON”Trのベース電位が“OFF”Trのベー
ス電位及びTr８-o+1のベース電位すなわちレベ
ル・シフト回路の出力レベルに比して高レベルに
バイアスされるから“OFF”Tr及びTr８-o+1は
カツトオフ状態となる。増幅器１６の入力インピ
ーダンスが充分高く電流源１４の電流（I14）に比
して無視しうるとすると、 I14＝Ｉc17（Tr１７のコレクタ電流） Ｉc18＝ＩE17＝ＩC17＋ＩB17 ＝ＩC17（１＋１／β１７） ＩE18＝ＩC18＋ＩB18＝ＩC18（１＋１／β１８） 今R19＝R21及びTr18＝Tr20とすると ＩE18＝ＩE20，β18＝β20（βは電流増幅率） 又ONTr全体で１つのトランジスタを形成してい
るとすると、 ＩE（ONTr）＝Ｉc（ONTr） ＋ＩB（ONTr） ＝Ｉc（ONTr）（１＋１／βＯＮＴｒ） Ｉc20＝ＩE（ONTr） ＩE20＝Ｉc20＋ＩB20＝Ｉc20 （１＋１／β２０） 以上よりＩc（ONTr）＝βＯＮＴｒ／βＯＮＴｒ＋１ ・ＩE（ONTr） ＝（βＯＮＴｒ／βＯＮＴｒ＋１）・ （β１７＋１／β１７）・（β２０／β２０＋１） （β１８＋１／β１８）・I14 ＝βＯＮＴｒ／βＯＮＴｒ＋１）・ （β１７／β１７＋１）・I14 すなわち、スイツチのONしているトランジスタ
を介して端子１２を介して流れる出力電流と電流
源１４の電流I14との間の誤差は、Tr17の電流増
幅率β17とオンしているTr全体を１つのTrと見
なした時の電流増幅率βONTrとで決定される。
βONTr＝β17であればＩc（ONTr）＝I14
となる。すなわち、Tr17はスイツチのONしてい
るトランジスタを介して端子１２への出力状態に
おいてもベース電流誤差を補償する動作を行な
う。
るトランジスタを介して端子１２への出力状態に
おいてもベース電流誤差を補償する動作を行な
う。
このように本発明によれば、如何なる場合にお
いてもアナログ電流源電流と等しい電流が出力さ
れるため、高精度アナログ電流スイツチ回路が構
成され、しかも回路構成が単純であるため集積化
が極めて容易になる。
いてもアナログ電流源電流と等しい電流が出力さ
れるため、高精度アナログ電流スイツチ回路が構
成され、しかも回路構成が単純であるため集積化
が極めて容易になる。
第１図及び第２図は従来のアナログ電流スイツ
チ回路を示す図、第３図は本発明の原理説明図、
第４図は本発明の一実施例を示す回路図である。 １……NAND回路、２……電流スイツチ回路、
３，９，１４……アナログ電流源、４，５，１
２，１３……出力端子、６……OR回路、７，１
１，１５……レベル・シフト回路、８-1〜８-o+
１，１７，１８，２０……トランジスタ、１１-1
〜１１-o……論理入力端子、１６……増幅器、２
３，２４……定電流源。
チ回路を示す図、第３図は本発明の原理説明図、
第４図は本発明の一実施例を示す回路図である。 １……NAND回路、２……電流スイツチ回路、
３，９，１４……アナログ電流源、４，５，１
２，１３……出力端子、６……OR回路、７，１
１，１５……レベル・シフト回路、８-1〜８-o+
１，１７，１８，２０……トランジスタ、１１-1
〜１１-o……論理入力端子、１６……増幅器、２
３，２４……定電流源。
Claims (1)
- １ エミツタおよびコレクタが共通に接続され、
それぞれのベースに論理入力信号を受けるトラン
ジスタ群と、前記トランジスタ群と差動接続され
た第１のトランジスタと、制御されるべき電流を
供給する電流供給手段と、該電流供給手段からの
電流をコレクタに受ける第２のトランジスタと、
該第２のトランジスタのエミツタからの電流を受
ける第１の電流源と、前記トランジスタ群および
前記第１のトランジスタとの差動接続点からの電
流を受ける第２の電流源と、前記第１および第２
のトランジスタの各ベースに前記論理入力信号の
高レベルと低レベルとの中間値をもつ同じベース
バイアスを与える手段と、入力が前記電流供給手
段の出力に接続され出力が前記第１及び第２の電
流源を構成するトランジスタの各ベースに共通接
続される増幅器を含むことを特徴とするアナログ
電流スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10808076A JPS5333044A (en) | 1976-09-09 | 1976-09-09 | Analog current switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10808076A JPS5333044A (en) | 1976-09-09 | 1976-09-09 | Analog current switch circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17536585A Division JPS6192033A (ja) | 1985-08-09 | 1985-08-09 | アナログ電流スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5333044A JPS5333044A (en) | 1978-03-28 |
| JPS6160617B2 true JPS6160617B2 (ja) | 1986-12-22 |
Family
ID=14475353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10808076A Granted JPS5333044A (en) | 1976-09-09 | 1976-09-09 | Analog current switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5333044A (ja) |
-
1976
- 1976-09-09 JP JP10808076A patent/JPS5333044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5333044A (en) | 1978-03-28 |
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