JPS6197767A - マイクロコンピユ−タの９〜１６ビツトパラレル出力回路 - Google Patents
マイクロコンピユ−タの９〜１６ビツトパラレル出力回路Info
- Publication number
- JPS6197767A JPS6197767A JP21727384A JP21727384A JPS6197767A JP S6197767 A JPS6197767 A JP S6197767A JP 21727384 A JP21727384 A JP 21727384A JP 21727384 A JP21727384 A JP 21727384A JP S6197767 A JPS6197767 A JP S6197767A
- Authority
- JP
- Japan
- Prior art keywords
- output
- register
- data
- contents
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、マイクロコンピュータのＣＰＵにおける出
力回路に係り、特に９〜１６ビット出力回路の改良に関
する。
力回路に係り、特に９〜１６ビット出力回路の改良に関
する。
従来、この種のＣＰＵにおける９〜１６ビット出力回路
は、出力データをデータバスに８ビットと残りのビット
とを２回に分けて出力するよう構成するのが一般的であ
る。例えば、ＣＰＵの１６ビット出力回路として、第２
図に示すように構成したものが知られている。なお、一
般にＣＰＵにおいては、Ａ、Ｂ： Ｃ，Ｄ、Ｅ、Ｌ。
は、出力データをデータバスに８ビットと残りのビット
とを２回に分けて出力するよう構成するのが一般的であ
る。例えば、ＣＰＵの１６ビット出力回路として、第２
図に示すように構成したものが知られている。なお、一
般にＣＰＵにおいては、Ａ、Ｂ： Ｃ，Ｄ、Ｅ、Ｌ。
ｌ（からなる８ビットの汎用レジスタが設けられている
。しかるに、第１図に示す回路においては、１６ビット
として用いることが可能なベアレジスタが設けられてい
る。
。しかるに、第１図に示す回路においては、１６ビット
として用いることが可能なベアレジスタが設けられてい
る。
今、第２図に示す回路において、スイッチＩＳＷおよび
２ＳＷが全部閉じており、ジャンパＩＪが図示のように
接続されている場合、レジスタＤおよびレジスタＥのデ
ータを出力端ＯＵＴ Ｏ〜０ＵＴ１５に出力するための
プログラムは次のように構成される。
２ＳＷが全部閉じており、ジャンパＩＪが図示のように
接続されている場合、レジスタＤおよびレジスタＥのデ
ータを出力端ＯＵＴ Ｏ〜０ＵＴ１５に出力するための
プログラムは次のように構成される。
プログラム ニーモ オペランド ステイト数番 号
二ツク ＋１１ ＬＤ Ａ、Ｅ ４（レジ
スタＥの内容をレジスタＡに転 送） （２１０ＵＴ （０）、Ａ １１（レジスタＡの
内容をデータバスに出 力、アドレスバスの下位信号“０”） ＋３） ＬＤ Ａ、Ｄ ４（レジ
スタＤの内容をレジスタＡに転 送） （４） ＯＵＴ （１）、Ａ １１（レジ
スタへの内容をデータバスに出 力２．アドレスバスの下位信号“１”）（５１ＯＵＴ
（２）、Ａ １１（レジスタＡの内容をデー
タバスに出 力、アドレスバスの下位信号“２”） 計４１ まず、プログラム（１）が実行されると、レジスタＥの
内容がレジスタＡに転送され保持される。
二ツク ＋１１ ＬＤ Ａ、Ｅ ４（レジ
スタＥの内容をレジスタＡに転 送） （２１０ＵＴ （０）、Ａ １１（レジスタＡの
内容をデータバスに出 力、アドレスバスの下位信号“０”） ＋３） ＬＤ Ａ、Ｄ ４（レジ
スタＤの内容をレジスタＡに転 送） （４） ＯＵＴ （１）、Ａ １１（レジ
スタへの内容をデータバスに出 力２．アドレスバスの下位信号“１”）（５１ＯＵＴ
（２）、Ａ １１（レジスタＡの内容をデー
タバスに出 力、アドレスバスの下位信号“２”） 計４１ まず、プログラム（１）が実行されると、レジスタＥの
内容がレジスタＡに転送され保持される。
次いで、プログラム（２）が実行されると、ＣＰＵは第
３図に示す出力サイクルに移行する。この時、アドレス
バスＡＯ−Ａ７の下位信号には０”が出力され、データ
バスＤＯ−Ｄ７にはレジスタＡの内容が出力される。こ
れにより、この出力サイクルの書き込み指令Ｗｌ？’ｌ
（アクティブの間レジスタ２ＡのＣＫ線端子ローレベル
となり、データバスＤＯ〜Ｄ７に出力されたレジスタＡ
の内容（レジスタＥの内容）がレジスタ２Ａに記憶され
る。
３図に示す出力サイクルに移行する。この時、アドレス
バスＡＯ−Ａ７の下位信号には０”が出力され、データ
バスＤＯ−Ｄ７にはレジスタＡの内容が出力される。こ
れにより、この出力サイクルの書き込み指令Ｗｌ？’ｌ
（アクティブの間レジスタ２ＡのＣＫ線端子ローレベル
となり、データバスＤＯ〜Ｄ７に出力されたレジスタＡ
の内容（レジスタＥの内容）がレジスタ２Ａに記憶され
る。
次に、プログラム（３）が実行されると、レジスタＤの
内容がレジスタＡに転送され保持される。
内容がレジスタＡに転送され保持される。
次いで、プログラム（４）が実行されると、ＣＰＵは第
３図に示す出力サイクルに移行し、この時アドレスバス
ＡＯ〜Ａ７の下位信号には“１”が出力され、データバ
スＤｏ−Ｄ７にはレジスタＡの内容が出力される。これ
により、この出力サイクルの書き込み指令ｍくアクティ
ブの間レジスタＩＡのＣＫ線端子ローレベルとなり、デ
ータバスＤｏ−Ｄ７に出力されたレジスタＡの内容（レ
ジスタＤの内容）がレジスタＩＡに記憶される。
３図に示す出力サイクルに移行し、この時アドレスバス
ＡＯ〜Ａ７の下位信号には“１”が出力され、データバ
スＤｏ−Ｄ７にはレジスタＡの内容が出力される。これ
により、この出力サイクルの書き込み指令ｍくアクティ
ブの間レジスタＩＡのＣＫ線端子ローレベルとなり、デ
ータバスＤｏ−Ｄ７に出力されたレジスタＡの内容（レ
ジスタＤの内容）がレジスタＩＡに記憶される。
その後、プログラム（５）が実行されると、ＣＰＵは第
３図に示す出力サイクルとなり、この時アドレスバスＡ
Ｏ〜Ａ７の下位信号には２″が出力される。これにより
、この出力サイ多ルの書き込み指令■がアクティブの間
レジスタ３Ａ。
３図に示す出力サイクルとなり、この時アドレスバスＡ
Ｏ〜Ａ７の下位信号には２″が出力される。これにより
、この出力サイ多ルの書き込み指令■がアクティブの間
レジスタ３Ａ。
４ＡのＧＫ端子はローレベルとなり、前段のレジスタＩ
Ａ、２Ａに記憶されたデータが後段のレジスタ３Ａ、４
Ａに入力されて記憶され、出力端ＯＵＴ Ｏ〜ｏ ＯＴ
１５にレジスタＤ、Ｅの内容が出力される。
Ａ、２Ａに記憶されたデータが後段のレジスタ３Ａ、４
Ａに入力されて記憶され、出力端ＯＵＴ Ｏ〜ｏ ＯＴ
１５にレジスタＤ、Ｅの内容が出力される。
このように、従来のＣＰＵにおける９〜１６ビット出力
回路では、レジスタＤおよびＥの内容を出力するための
処理時間は４１のステイト数を必要とするために遅くな
り、また回路構成も複雑となって製造コストも増大する
難点がある。
回路では、レジスタＤおよびＥの内容を出力するための
処理時間は４１のステイト数を必要とするために遅くな
り、また回路構成も複雑となって製造コストも増大する
難点がある。
本発明の目的は、８ビットのＣＰＵによって９〜１６ビ
ットの出力データを得る出力回路において、出力データ
を短時間に処理してパラレル出力することができ、しか
も簡単な回路構成で低コストに製造することができる９
〜１６ビットパラレル出力回路を提供するにある。
ットの出力データを得る出力回路において、出力データ
を短時間に処理してパラレル出力することができ、しか
も簡単な回路構成で低コストに製造することができる９
〜１６ビットパラレル出力回路を提供するにある。
本発明に係るマイクロコンピュータの９〜１６ビットパ
ラレル出力回路は、８ビットのＣＰＵによって９〜１６
ビットの出力データを得るマイクロコンピュータの出力
回路において、９〜１６ビットの出力データをアドレス
バスの上位アドレスバスとデータバスを介して出力する
よう構成することを特徴とする。
ラレル出力回路は、８ビットのＣＰＵによって９〜１６
ビットの出力データを得るマイクロコンピュータの出力
回路において、９〜１６ビットの出力データをアドレス
バスの上位アドレスバスとデータバスを介して出力する
よう構成することを特徴とする。
前記の９〜１６ビットパラレル出力回路において、それ
ぞれ８ビットの出力データを得るレジスタを２個設け、
一方のレジスタに上位アドレスバスを接続すると共に他
方のレジスタにデータバスを接続し、前記各レジスタに
同時に書き込み指令を与えて前記上位アドレスバスおよ
びデータバスから供給される９〜１６ビットの出力デー
タを前記各レジスタの出力端に同時に出力するよう構成
すれば好適である。
ぞれ８ビットの出力データを得るレジスタを２個設け、
一方のレジスタに上位アドレスバスを接続すると共に他
方のレジスタにデータバスを接続し、前記各レジスタに
同時に書き込み指令を与えて前記上位アドレスバスおよ
びデータバスから供給される９〜１６ビットの出力デー
タを前記各レジスタの出力端に同時に出力するよう構成
すれば好適である。
次に、本発明に係るマイクロコンピュータの９〜１６ビ
ットパラレル出力回路の実施例につき、添付図面を参照
しながら以下詳細に説明する。
ットパラレル出力回路の実施例につき、添付図面を参照
しながら以下詳細に説明する。
第１図は、本発明の一実施例を示す１６ビットパラレル
出力回路を示す。なお、説明の便宜上第２図に示す従来
の構成要素と同一の部分については同一の参照符号を付
してその詳細な説明は省略する。すなわち、本実施例回
路においては、従来のレジスタＩＡ〜４Ａに代えて２個
のレジスタＩＢ、２Ｂを設け、これらのレジスタに上位
アドレスバスＡ９〜Ａ１５とデータバスＤｏ−Ｄ７をそ
れぞれ接続した構成からなる。
出力回路を示す。なお、説明の便宜上第２図に示す従来
の構成要素と同一の部分については同一の参照符号を付
してその詳細な説明は省略する。すなわち、本実施例回
路においては、従来のレジスタＩＡ〜４Ａに代えて２個
のレジスタＩＢ、２Ｂを設け、これらのレジスタに上位
アドレスバスＡ９〜Ａ１５とデータバスＤｏ−Ｄ７をそ
れぞれ接続した構成からなる。
しかるに、本実施例において、スイッチＩＳＷおよび２
ＳＷが全部閉じており、ジャンパＩＪが図示のように接
続されている場合、レジスタＤおよびレジスタＥのデー
タを出力端ＯＵＴ Ｏ〜○ＵＴ１５に出力するためのプ
ログラムは次のように構成される。
ＳＷが全部閉じており、ジャンパＩＪが図示のように接
続されている場合、レジスタＤおよびレジスタＥのデー
タを出力端ＯＵＴ Ｏ〜○ＵＴ１５に出力するためのプ
ログラムは次のように構成される。
プログラム ニーモ オペランド ステイト数番 号
ニック （１１ＬＤＣ，０７ （レジスタＣに０″を転送） ＋２１ ＬＤＢ、Ｄ ４（レジスタＤ
の内容をレジスタＢに 転送） （３１ＯＵＴ （Ｃ）、Ｅ １２（レジスタＥの
内容をデータバスに 出力） そこで、まずプログラム（１）が実行されると、レジス
タＣにＯ″がセットされる。
ニック （１１ＬＤＣ，０７ （レジスタＣに０″を転送） ＋２１ ＬＤＢ、Ｄ ４（レジスタＤ
の内容をレジスタＢに 転送） （３１ＯＵＴ （Ｃ）、Ｅ １２（レジスタＥの
内容をデータバスに 出力） そこで、まずプログラム（１）が実行されると、レジス
タＣにＯ″がセットされる。
次いで、プログラム（２）が実行されると、レジスタＤ
の内容がレジスタＢに転送され保持される。
の内容がレジスタＢに転送され保持される。
次に、プログラム（３）が実行されると、ＣＰＵは従来
と同様に第３図に示す出力サイクルに移行し、この時上
位アドレスバスＡ８〜Ａ１５の信号にはレジスタＢの内
容（レジスタＤの内容）が出力され、下位アドレスバス
ＡＯ〜Ａ７の信号には１Ｉｏｆｉが出力され、さらにデ
ータバスＤＯ〜Ｄ７にはレジスタＥの内容が出力される
。
と同様に第３図に示す出力サイクルに移行し、この時上
位アドレスバスＡ８〜Ａ１５の信号にはレジスタＢの内
容（レジスタＤの内容）が出力され、下位アドレスバス
ＡＯ〜Ａ７の信号には１Ｉｏｆｉが出力され、さらにデ
ータバスＤＯ〜Ｄ７にはレジスタＥの内容が出力される
。
この結果、レジスタＩＢおよびレジスタ２ＢのＧＫ端子
には、出力サイクルの書き込み指令７がアクティブの間
口−レベルとなり、レジスタＩＢには上位アドレスバス
Ａ８〜Ａ１５の上位信号に出力されたレジスタＢの内容
（レジスタＤの内容）が記憶され、レジスタ２Ｂにはデ
ータバスＤｏ〜Ｄ７に出力されたレジスタＥの内容が記
憶される。このようにして、レジスタＤおよびレジスタ
Ｅの内容は、出力端ＯＵＴ Ｏ〜０ＵＴ１５に同時に出
力される。また、これらの処理時間も２３のステイト数
となり、従来の出力回路に比べてステイト数が１８少な
（なり、その分だけ処理時間が短縮される。
には、出力サイクルの書き込み指令７がアクティブの間
口−レベルとなり、レジスタＩＢには上位アドレスバス
Ａ８〜Ａ１５の上位信号に出力されたレジスタＢの内容
（レジスタＤの内容）が記憶され、レジスタ２Ｂにはデ
ータバスＤｏ〜Ｄ７に出力されたレジスタＥの内容が記
憶される。このようにして、レジスタＤおよびレジスタ
Ｅの内容は、出力端ＯＵＴ Ｏ〜０ＵＴ１５に同時に出
力される。また、これらの処理時間も２３のステイト数
となり、従来の出力回路に比べてステイト数が１８少な
（なり、その分だけ処理時間が短縮される。
前述した実施例から明らかなように、本発明によれば、
ＣＰＵのＩ１０機器アドレス空間につき空いたアドレス
空間を利用して９〜１６ビットの出力データを上位アド
レスバスＡ８〜Ａ■５の上位信号とデータバスＤｏ−０
７に載せて出力することによって、容易に９〜１６ビノ
トのパラレル出力を実現することができる。
ＣＰＵのＩ１０機器アドレス空間につき空いたアドレス
空間を利用して９〜１６ビットの出力データを上位アド
レスバスＡ８〜Ａ■５の上位信号とデータバスＤｏ−０
７に載せて出力することによって、容易に９〜１６ビノ
トのパラレル出力を実現することができる。
また、本発明によれば、９〜１６ビットパラレル出力回
路を簡単な回路構成で、しかもデータ出力処理を迅速化
してシステム全体の処理速度を上昇させることができ、
低コストで処理能力の優れたマイクロコンピュータを容
易に得ることができる。
路を簡単な回路構成で、しかもデータ出力処理を迅速化
してシステム全体の処理速度を上昇させることができ、
低コストで処理能力の優れたマイクロコンピュータを容
易に得ることができる。
以上、本発明の好適な実施例について説明したが、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
第１図は本発明に係るマイクロコンピュータの９〜１６
ビットパラレル出力回路の一実施例を示す回路図、第２
図は従来のマイクロコンピュータにおける１６ビット出
力回路の要部回路図、第３図は第１図および第２図に示
す回路の出力サイクルにおけるアドレスバスおよびデー
タバスの出力特性を示す動作波形図である。 ＡＯ〜Ａ ？ 、、、アドレスバス（下位）八８〜Ａ
１５ 、、、上位アドレスバスＤＯ〜Ｄ ７ 、、、デ
ータバス ＩＳＷ、２ＳＷ、０．スイッチ Ｉ Ｊ 、、、ジャンパ
ビットパラレル出力回路の一実施例を示す回路図、第２
図は従来のマイクロコンピュータにおける１６ビット出
力回路の要部回路図、第３図は第１図および第２図に示
す回路の出力サイクルにおけるアドレスバスおよびデー
タバスの出力特性を示す動作波形図である。 ＡＯ〜Ａ ？ 、、、アドレスバス（下位）八８〜Ａ
１５ 、、、上位アドレスバスＤＯ〜Ｄ ７ 、、、デ
ータバス ＩＳＷ、２ＳＷ、０．スイッチ Ｉ Ｊ 、、、ジャンパ
Claims (2)
- （１）８ビットのＣＰＵによって９〜１６ビットの出力
データを得るマイクロコンピュータの出力回路において
、９〜１６ビットの出力データをアドレスバスの上位ア
ドレスバスとデータバスを介して出力するよう構成する
ことを特徴とするマイクロコンピュータの９〜 １６ビットパラレル出力回路。 - （２）特許請求の範囲第１項記載の９〜１６ビットパラ
レル出力回路において、それぞれ８ビットの出力データ
を得るレジスタを２個設け、一方のレジスタに上位アド
レスバスを接続すると共に他方のレジスタにデータバス
を接続し、前記各レジスタに同時に書き込み指令を与え
て前記上位アドレスバスおよびデータバスから供給され
る９〜１６ビットの出力データを前記各レジスタの出力
端に同時に出力するよう構成してなるマイクロコンピュ
ータの９〜１６ビットパラレル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21727384A JPS6197767A (ja) | 1984-10-18 | 1984-10-18 | マイクロコンピユ−タの９〜１６ビツトパラレル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21727384A JPS6197767A (ja) | 1984-10-18 | 1984-10-18 | マイクロコンピユ−タの９〜１６ビツトパラレル出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197767A true JPS6197767A (ja) | 1986-05-16 |
Family
ID=16701554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21727384A Pending JPS6197767A (ja) | 1984-10-18 | 1984-10-18 | マイクロコンピユ−タの９〜１６ビツトパラレル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459448A (en) * | 1987-08-29 | 1989-03-07 | Fujitsu Ltd | High speed transfer system |
-
1984
- 1984-10-18 JP JP21727384A patent/JPS6197767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459448A (en) * | 1987-08-29 | 1989-03-07 | Fujitsu Ltd | High speed transfer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4035777A (en) | Data processing system including parallel bus transfer control port | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPH0636313B2 (ja) | デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 | |
| JPS60261148A (ja) | 半導体装置 | |
| JPS6197767A (ja) | マイクロコンピユ−タの９〜１６ビツトパラレル出力回路 | |
| JPH09190378A (ja) | メモリアドレス制御回路 | |
| JPS63244393A (ja) | 並列入出力回路を有する記憶装置 | |
| JPS5968068A (ja) | メモリボ−ド | |
| US6510480B1 (en) | Data transfer circuit and data processing method using data transfer circuit for handling interruption processing | |
| JPS6383844A (ja) | マイクロプロセツサシステム | |
| JPH0215342A (ja) | メモリ装置 | |
| JPH0721799A (ja) | 半導体記憶装置 | |
| JPH04219045A (ja) | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 | |
| KR940001028Y1 (ko) | 캐쉬 메모리 클럭 제어회로 | |
| JP3055254U (ja) | メモリアドレス制御回路 | |
| JP2819329B2 (ja) | プログラム記憶装置 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPH02128286A (ja) | 標準パタン読出し回路 | |
| JPH10289127A (ja) | 開発用エミュレータのトレース回路 | |
| JPS5927937B2 (ja) | 情報処理回路 | |
| JPH01128143A (ja) | マイクロコンピュータシステム | |
| JPS63161584A (ja) | 半導体集積回路装置 | |
| JPH042973B2 (ja) | ||
| JPS61852A (ja) | デ−タ送出方式 | |
| JPH04303247A (ja) | マイクロコンピュータ装置 |