JPH011275A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH011275A JPH011275A JP62-157079A JP15707987A JPH011275A JP H011275 A JPH011275 A JP H011275A JP 15707987 A JP15707987 A JP 15707987A JP H011275 A JPH011275 A JP H011275A
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- JP
- Japan
- Prior art keywords
- drain
- source
- gate
- semiconductor region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８電界効果型トランジスタ等に適用可
能な半導体装置に関する。
能な半導体装置に関する。
第２図は従来のＭＯ３電界効果型１〜ランジスタ（以下
ｒＭＯ８ＦＥＴＪと称する）の断面図である。このＭＯ
ＳＦＥＴは、次のようにして製造される。すなわち、同
図に示すように、半導体基板１上に加熱’ｌ！ｌ！ ｉ
’ｌ！により、絶縁１漠となる酸化膜２を形成し、その
Ｆにポリシリコン等の導電性（Δ籾をＣＶ Ｉ）法によ
りデポジットした後マスクをかけてエツチングすること
によりゲート３を形成する。
ｒＭＯ８ＦＥＴＪと称する）の断面図である。このＭＯ
ＳＦＥＴは、次のようにして製造される。すなわち、同
図に示すように、半導体基板１上に加熱’ｌ！ｌ！ ｉ
’ｌ！により、絶縁１漠となる酸化膜２を形成し、その
Ｆにポリシリコン等の導電性（Δ籾をＣＶ Ｉ）法によ
りデポジットした後マスクをかけてエツチングすること
によりゲート３を形成する。
次に、上記マスクをかけた状態で半導体基板１の所要領
域にイオン注入して拡散層のソース４ａ。
域にイオン注入して拡散層のソース４ａ。
ドレイン４ｂを形成する。その後、ゲート３上からゲー
ト３を覆うようにして、酸化膜等のパッジベージコン膜
５を形成する。そして、ソース４ａ。
ト３を覆うようにして、酸化膜等のパッジベージコン膜
５を形成する。そして、ソース４ａ。
ドレイン４ｂ上に−コンタク１〜ホール６．６をエツチ
ング等により形成し、そのコンタクトホール６゜６に金
属扉ＰＡ層７，７を形成してソース４ａ、ドレイン４ｂ
と金属配線層７．７とをそれぞれ電気１と続する。なお
、ゲート３用の配線は、第２図の紙面垂直方向に向かっ
て引き出される。
ング等により形成し、そのコンタクトホール６゜６に金
属扉ＰＡ層７，７を形成してソース４ａ、ドレイン４ｂ
と金属配線層７．７とをそれぞれ電気１と続する。なお
、ゲート３用の配線は、第２図の紙面垂直方向に向かっ
て引き出される。
このＭＯ３ＦＥ丁は、そのゲート３に印加される電圧を
調整づ−ることによりソース４ａ、ドレイン４ｂ間に流
れる電流を制御するように構成している。
調整づ−ることによりソース４ａ、ドレイン４ｂ間に流
れる電流を制御するように構成している。
このようなＭＯＳＦＥＴにおいて、その性能を高めるた
めに、ゲート３に電圧を印加した際に多くの電流がソー
ス４ａ、ドレイン４ｂ間に流れるようにするには、ソー
ス４ａ、ドレイン４ｂ間の距離（以下「ゲート長」と称
する）を小さく設定するか、又はゲート３．ソース４ａ
およびドレイン４ｂのそれぞれの第２図紙面垂直方向の
距離（以下「ゲート幅」と称する）を大きく設定する必
要があった。しかしながら、ゲート長を小さく設定する
と、ゲー１へ３に電圧を印加しなくてしソース４ａ、ド
レイン４ｂ間が導通するいわゆるシＥ−トチＩ！ネル効
果が増大する一方、ゲート幅を拡大すると、作製される
ＭＯＳＦＥＴのゲート幅方向の大きさが増大して近年の
微細化の流れに逆行するという問題があった。
めに、ゲート３に電圧を印加した際に多くの電流がソー
ス４ａ、ドレイン４ｂ間に流れるようにするには、ソー
ス４ａ、ドレイン４ｂ間の距離（以下「ゲート長」と称
する）を小さく設定するか、又はゲート３．ソース４ａ
およびドレイン４ｂのそれぞれの第２図紙面垂直方向の
距離（以下「ゲート幅」と称する）を大きく設定する必
要があった。しかしながら、ゲート長を小さく設定する
と、ゲー１へ３に電圧を印加しなくてしソース４ａ、ド
レイン４ｂ間が導通するいわゆるシＥ−トチＩ！ネル効
果が増大する一方、ゲート幅を拡大すると、作製される
ＭＯＳＦＥＴのゲート幅方向の大きさが増大して近年の
微細化の流れに逆行するという問題があった。
この発明は、上記従来技術の問題を解消し、微細化を図
りながら、性能の向上を図れる半導体装置を提供するこ
とを目的とする。
りながら、性能の向上を図れる半導体装置を提供するこ
とを目的とする。
この発明は、第１極性の第１の半導体領域の１層部に第
２極性の第１のソースＪ３よび第１のドレインを相ｎに
対向するように形成し、前記第１のソースを前記第２の
ドレイン間における前記第１の半導体領域上に第１の絶
縁膜を形成し、この第１の絶縁膜上におけるゲートを形
成した半導体装置であって、上記目的を達成するため、
萌記ゲー１〜上に第２の絶縁ｌｌＱを形成し、この第２
の絶縁膜上に第１極性の第２の半導体領域を形成し、前
記第２の絶縁膜上に、１ｉｆｆ記第２の半導体領域を介
して第２極性の第２のソースおよび第２のドレインを対
向形成し、第１の電極により前記第１のソースと前記第
２のソースを電気接続するとともに、第２の電極により
前記第１のドレインと１）η２第２のドレインを電気接
続している。
２極性の第１のソースＪ３よび第１のドレインを相ｎに
対向するように形成し、前記第１のソースを前記第２の
ドレイン間における前記第１の半導体領域上に第１の絶
縁膜を形成し、この第１の絶縁膜上におけるゲートを形
成した半導体装置であって、上記目的を達成するため、
萌記ゲー１〜上に第２の絶縁ｌｌＱを形成し、この第２
の絶縁膜上に第１極性の第２の半導体領域を形成し、前
記第２の絶縁膜上に、１ｉｆｆ記第２の半導体領域を介
して第２極性の第２のソースおよび第２のドレインを対
向形成し、第１の電極により前記第１のソースと前記第
２のソースを電気接続するとともに、第２の電極により
前記第１のドレインと１）η２第２のドレインを電気接
続している。
〔作用）
この発明の半導体装置によれば、ゲート士に第２の絶縁
膜と第２の半導体領域と、第２のソースおよび第２のド
レインとで電界効果型トランジスタが構成されるととし
に、ゲート下に第１の絶縁ｌＩωと、第１の半導体領域
と、第１のソースおよび第１のドレインとでらう１つの
電界効果型トランジスタが構成されるため、上下両側の
電界効果型トランジスタに電流が流れ、電位量が増大す
る。
膜と第２の半導体領域と、第２のソースおよび第２のド
レインとで電界効果型トランジスタが構成されるととし
に、ゲート下に第１の絶縁ｌＩωと、第１の半導体領域
と、第１のソースおよび第１のドレインとでらう１つの
電界効果型トランジスタが構成されるため、上下両側の
電界効果型トランジスタに電流が流れ、電位量が増大す
る。
第１図はこの発明の一実施例であるＭＯ８ＦＩ三Ｔを示
？ｉ断面図である。同図に示すように、半導体基板８に
、拡散層の第１のソース９ａおよび第１のドレイン９ｂ
が対向して形成される。また第１のソース９ａと第１の
ドレイン９ｂ間における半導体基板８上に、酸化膜１０
ａ、１０ｂ、１０ｃ、１０ｄによって周囲を囲まれてゲ
ート′１１が形成される。更に、半導体基板８上に、ゲ
ート１１を挟むように、ソース電ｔｉ１２ａ、１３ａお
よびドレイン電極１２ｂ、１３ｂが形成される。史に、
ソース電［１２ａ、Ｂよびドレイン電＋４１２ｂ土にそ
れぞれ拡ｆｉｓｔ ）５の第２のソース１４ ａおよび
第２のドレイン１４ｂが設けられ、この第２のソース１
４ａと第２のドレイン１４ｂ間に第２の半導体領域１５
が形成される。更に、第２の半導体領域１５と、第２の
ソース１４ａおよび第２のドレイン１４ｂの上面側に酸
化膜１６が設けられる。
？ｉ断面図である。同図に示すように、半導体基板８に
、拡散層の第１のソース９ａおよび第１のドレイン９ｂ
が対向して形成される。また第１のソース９ａと第１の
ドレイン９ｂ間における半導体基板８上に、酸化膜１０
ａ、１０ｂ、１０ｃ、１０ｄによって周囲を囲まれてゲ
ート′１１が形成される。更に、半導体基板８上に、ゲ
ート１１を挟むように、ソース電ｔｉ１２ａ、１３ａお
よびドレイン電極１２ｂ、１３ｂが形成される。史に、
ソース電［１２ａ、Ｂよびドレイン電＋４１２ｂ土にそ
れぞれ拡ｆｉｓｔ ）５の第２のソース１４ ａおよび
第２のドレイン１４ｂが設けられ、この第２のソース１
４ａと第２のドレイン１４ｂ間に第２の半導体領域１５
が形成される。更に、第２の半導体領域１５と、第２の
ソース１４ａおよび第２のドレイン１４ｂの上面側に酸
化膜１６が設けられる。
更に、ソース電極１３ａよびドレイン２Ｈ極１３ｂ七に
、それぞれ配線Ｘ”４１７．ｉ７が、その一部を酸化膜
１６上に被覆するＪ：うにして設けられる。
、それぞれ配線Ｘ”４１７．ｉ７が、その一部を酸化膜
１６上に被覆するＪ：うにして設けられる。
この半導体装置の胃）Δ方法は、半導体基板８にに、第
１の絶縁膜となる酸化膜１０ａを加熱処理して形成し、
半導体基板８にボロンをイオン注入してｐ型基板とする
。この場合、イオン注入と加熱処理の順序は入れ変わっ
てもかまわない。次に、ポリシリコンをデポジットした
後、エツチングして上記従来例と同様にゲート１１を形
成する。続いて、ゲート１１の側壁および上部に加熱処
理により酸化膜１０ｂ、１０ｃおよび第２の絶縁膜とな
る酸化膜１０ｄを形成する。次に、燐を含んだポリシリ
コンをＣＶＤ法によってソース電Ｋ１１２ａ、ドレイン
電１ｉ１２ｂ、第２の’／−ス１４ａ。
１の絶縁膜となる酸化膜１０ａを加熱処理して形成し、
半導体基板８にボロンをイオン注入してｐ型基板とする
。この場合、イオン注入と加熱処理の順序は入れ変わっ
てもかまわない。次に、ポリシリコンをデポジットした
後、エツチングして上記従来例と同様にゲート１１を形
成する。続いて、ゲート１１の側壁および上部に加熱処
理により酸化膜１０ｂ、１０ｃおよび第２の絶縁膜とな
る酸化膜１０ｄを形成する。次に、燐を含んだポリシリ
コンをＣＶＤ法によってソース電Ｋ１１２ａ、ドレイン
電１ｉ１２ｂ、第２の’／−ス１４ａ。
第２のドレイン１４ｂおよび第２の半導体領域１５の各
形成予定ｆ’Ａ域に形成する。次に、レーザを第２のソ
ース１４ａ、第２のドレイン１４ｂおよび第２の半導体
領域１５の形成予定領域に照射してポリシリコンを再結
晶化し、再結晶層を形成する。この場合、１１￥結晶層
の厚さはゲート１１の上部までイオン注入できる程度と
する。この後、ソース電極１３ａおよびドレイン電極１
３ｂの形成領域にポリシリコン層を形成する。次に、上
記ポリシリコンの再結晶層の第２の半導体領域１５の形
成予定領域にボロンをイオン注入して、この領域をｐ型
極性の第２の半導体装１４１５に仕上げる。
形成予定ｆ’Ａ域に形成する。次に、レーザを第２のソ
ース１４ａ、第２のドレイン１４ｂおよび第２の半導体
領域１５の形成予定領域に照射してポリシリコンを再結
晶化し、再結晶層を形成する。この場合、１１￥結晶層
の厚さはゲート１１の上部までイオン注入できる程度と
する。この後、ソース電極１３ａおよびドレイン電極１
３ｂの形成領域にポリシリコン層を形成する。次に、上
記ポリシリコンの再結晶層の第２の半導体領域１５の形
成予定領域にボロンをイオン注入して、この領域をｐ型
極性の第２の半導体装１４１５に仕上げる。
次に加熱処理を行って、第２の半導体領域１５の上部に
酸化膜１６を形成し、同時に燐を含むポリシリコンで構
成されるソース電極１２ａ、１３ａ。
酸化膜１６を形成し、同時に燐を含むポリシリコンで構
成されるソース電極１２ａ、１３ａ。
ドレイン電極１２ｂ、１３ｂより、半導体基板８の第１
のソース９ａ１第１のドレイン９ｂおよび上記ポリシリ
コンの再結晶層で開成される第２のソース１４ａ、第２
のドレイン１４ｂへ不純物（隣）を熱拡散させ、ｎ型拡
改層である第１のソース９ａ、第１のドレイン９ｂおよ
び第２のソース１４ａ、第２のドレイン１４ｂを形成す
る。１１】後に、酸化膜１６をエツチングし、ポリシリ
コンをデボジッｌ−して配線ｖＪ１７，１７を形成する
。
のソース９ａ１第１のドレイン９ｂおよび上記ポリシリ
コンの再結晶層で開成される第２のソース１４ａ、第２
のドレイン１４ｂへ不純物（隣）を熱拡散させ、ｎ型拡
改層である第１のソース９ａ、第１のドレイン９ｂおよ
び第２のソース１４ａ、第２のドレイン１４ｂを形成す
る。１１】後に、酸化膜１６をエツチングし、ポリシリ
コンをデボジッｌ−して配線ｖＪ１７，１７を形成する
。
このＭ ＯＳ Ｆ Ｅ Ｔによれば、ゲート１１に電圧
を印加すれば、第１のソース９ａ、第１のドレイン９ｂ
間に半導体基板８を介して電流が流れるとと５に、第２
のソース１４ａ、第２のドレイン１４ｂ間に第２の半導
体領域１５を介しても電流が流れるため、ソース電極１
２ａ、１３ａとドレイン電極１２ｂ、１３ｂ間に多くの
電流が流れる。
を印加すれば、第１のソース９ａ、第１のドレイン９ｂ
間に半導体基板８を介して電流が流れるとと５に、第２
のソース１４ａ、第２のドレイン１４ｂ間に第２の半導
体領域１５を介しても電流が流れるため、ソース電極１
２ａ、１３ａとドレイン電極１２ｂ、１３ｂ間に多くの
電流が流れる。
したがってゲート長方向のサイズを増大させずにＭＯＳ
Ｆ Ｅ Ｔの性能を向上させることができる。
Ｆ Ｅ Ｔの性能を向上させることができる。
また、第１のソース９ａ、第１のドレイン９ｂ。
第２のソース１４ａ、第２のドレイン１４ｂを不純物拡
散により形成しているため、イオン注入するよりら浅く
形成でき、ＭＯＳＦＥＴの１７み寸法も小さく抑えるこ
とができる。
散により形成しているため、イオン注入するよりら浅く
形成でき、ＭＯＳＦＥＴの１７み寸法も小さく抑えるこ
とができる。
なお、上記実施例においては、ゲート１１をポリシリコ
ンで構成しているが、他の導電性材料、１９１えば金属
で構成してもよく、この場合にはゲート１１の上部及び
側面の絶縁膜１０ｂ、１０ｃ。
ンで構成しているが、他の導電性材料、１９１えば金属
で構成してもよく、この場合にはゲート１１の上部及び
側面の絶縁膜１０ｂ、１０ｃ。
１０ｄは、酸化膜のデポジットを用いると良い。
また、配線層１７．１７もポリシリコンで必ずしも形成
する必要はなく、他の導電性材料を用いてもよい。更に
、ｐ望とｎ型の極付を入れ変えてもよい。
する必要はなく、他の導電性材料を用いてもよい。更に
、ｐ望とｎ型の極付を入れ変えてもよい。
゛ 以上のように、この発明の半導体装置によれば、ゲ
ート上に第２の半導体領域と、第２の絶縁膜と、第２の
ソースおよび第２のドレインとで電界効果型トランジス
タが形成されるとともに、ゲート下に第１の半導体領域
と、第１の絶縁ｌＩＱと、第１のソースＪ３よび第２の
ドレインとでもう１つの電界２ＩＪ里型１〜ランジスタ
が形成されるため、ゲートへの電圧の印加によって、上
下両側の電界効果！％＝−１１゜ランジスタに電流が流
れ、電流量が増大する。この結果、微細化を図りながら
高性能の半導体装置を促供できるという効果が１ｑられ
る。
ート上に第２の半導体領域と、第２の絶縁膜と、第２の
ソースおよび第２のドレインとで電界効果型トランジス
タが形成されるとともに、ゲート下に第１の半導体領域
と、第１の絶縁ｌＩＱと、第１のソースＪ３よび第２の
ドレインとでもう１つの電界２ＩＪ里型１〜ランジスタ
が形成されるため、ゲートへの電圧の印加によって、上
下両側の電界効果！％＝−１１゜ランジスタに電流が流
れ、電流量が増大する。この結果、微細化を図りながら
高性能の半導体装置を促供できるという効果が１ｑられ
る。
第１図はこの発明の一実施例である半導体装；４の断面
図、第２図は従来の半導体装置の断面図である。 図にＪ３いて、８は半導体基板、９ａは第１のソース、
９ｂは第１のドレイン、１０ａ、１０ｄは酸化膜、１１
はゲート、１２ａ、１３ａはソース電極、１２ｂ、１３
ｂはドレインミル、１４ ａ ’ｒｔ第２のソース、１
４ｂは第２のドレイン、１５は第２の半導体領域である
。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図は従来の半導体装置の断面図である。 図にＪ３いて、８は半導体基板、９ａは第１のソース、
９ｂは第１のドレイン、１０ａ、１０ｄは酸化膜、１１
はゲート、１２ａ、１３ａはソース電極、１２ｂ、１３
ｂはドレインミル、１４ ａ ’ｒｔ第２のソース、１
４ｂは第２のドレイン、１５は第２の半導体領域である
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１極性の第１の半導体領域と、 この第１の半導体領域の上層部に相互に対向するように
形成された第２極性の第１のソースおよび第１のドレイ
ンと、 前記第１のソースと前記第１のドレイン間における前記
第１の半導体領域上に形成された第１の絶縁膜と、 この第１の絶縁膜上に形成されたゲートと、このゲート
上に形成された第２の絶縁膜と、この第２の絶縁膜上に
形成された第１極性の第２の半導体領域と、 前記第２の絶縁膜上で、前記第２の半導体領域を介して
対向形成された第２極性の第２のソースおよび第２のド
レインと、 前記第１のソースと前記第２のソースを電気接続した第
１の電極と、 前記第１のドレインと前記第２のドレインとを電気接続
した第２の電極とを備えた半導体装置。 - （２）前記第２の半導体領域は、デポジットしたポリシ
リコンをレーザーアニールによって再結晶して形成した
領域である特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15707987A JPS641275A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15707987A JPS641275A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH011275A true JPH011275A (ja) | 1989-01-05 |
| JPS641275A JPS641275A (en) | 1989-01-05 |
Family
ID=15641786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15707987A Pending JPS641275A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS641275A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772935B1 (ko) | 2006-08-07 | 2007-11-02 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192077A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| JPS61102057A (ja) * | 1984-10-25 | 1986-05-20 | Sony Corp | 半導体装置の製造方法 |
-
1987
- 1987-06-23 JP JP15707987A patent/JPS641275A/ja active Pending
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