JPH01112752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01112752A JPH01112752A JP62270743A JP27074387A JPH01112752A JP H01112752 A JPH01112752 A JP H01112752A JP 62270743 A JP62270743 A JP 62270743A JP 27074387 A JP27074387 A JP 27074387A JP H01112752 A JPH01112752 A JP H01112752A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃｒ！Ｌ業上の利用分野〕
本発明は半導体装置の製造方法に関する。
近年、半導体素子の微細化に伴い、拡散層、ゲート電極
の低抵抗化を目的としたいわゆるサリサイド構造のデバ
イスが用いられてきつつある。
の低抵抗化を目的としたいわゆるサリサイド構造のデバ
イスが用いられてきつつある。
ここで、−例としてサリサイド構造のＳＲＡＭの断面図
を、第２図に示す。同図において、１はＰ型Ｓｉ基板、
２は素子分離用酸化膜、３はゲート酸化膜、４は第１の
多結晶シリコン（ゲート電極）、５はＮ型低濃度不純物
拡散島、６は酸化膜サイドウオール、 ７はＮ型高濃度
不純物拡散層（ンース・ドレイ／）、８はＴｉシリサイ
ド、９は居間絶縁膜、１０は第２の多結晶シリコン（高
抵抗）である。
を、第２図に示す。同図において、１はＰ型Ｓｉ基板、
２は素子分離用酸化膜、３はゲート酸化膜、４は第１の
多結晶シリコン（ゲート電極）、５はＮ型低濃度不純物
拡散島、６は酸化膜サイドウオール、 ７はＮ型高濃度
不純物拡散層（ンース・ドレイ／）、８はＴｉシリサイ
ド、９は居間絶縁膜、１０は第２の多結晶シリコン（高
抵抗）である。
同構造の従来の製造方法は、１〜７を周沖の技術により
形成した後に、Ｔｉをスパッタ法等で全面に形成し、ハ
ロゲンランプ等で熱アニールし、ゲート電＋Ｇ ５上及
びンース・ドレイン７上にＴｉシリサイド８を形成し、
さらに居間絶縁膜９、コンタクトホールｌＯ１第２の多
結晶シリコン１１を形成していた。
形成した後に、Ｔｉをスパッタ法等で全面に形成し、ハ
ロゲンランプ等で熱アニールし、ゲート電＋Ｇ ５上及
びンース・ドレイン７上にＴｉシリサイド８を形成し、
さらに居間絶縁膜９、コンタクトホールｌＯ１第２の多
結晶シリコン１１を形成していた。
しかし、前述の従来技術では、シリサイドとして最も育
望なＴｉシリサイドがフッ酸に対して溶解性が高く、第
２の多結晶シリコン成長前にフッ酸により前洗浄が行え
ず、コンタクトホール形成時にＴｉシリサイド表面に付
着したフッ素系ポリマーあるいは自然酸化膜等の絶縁膜
の除去が困難であり、これがＴｉシリサイドと第２の多
結晶シリコンの接触不良を引き起こすという問題があっ
た。
望なＴｉシリサイドがフッ酸に対して溶解性が高く、第
２の多結晶シリコン成長前にフッ酸により前洗浄が行え
ず、コンタクトホール形成時にＴｉシリサイド表面に付
着したフッ素系ポリマーあるいは自然酸化膜等の絶縁膜
の除去が困難であり、これがＴｉシリサイドと第２の多
結晶シリコンの接触不良を引き起こすという問題があっ
た。
またＭｏシリサイド等の耐フツ酸性に富む金属シリサイ
ドを用いた場合でも、フッ酸処理を行うとコンタクトホ
ールの拡大化をまねき、微細化の面から好ましくない。
ドを用いた場合でも、フッ酸処理を行うとコンタクトホ
ールの拡大化をまねき、微細化の面から好ましくない。
そこで本発明は、このような問題点を解決するもので、
その目的はＴｉシリサイドで代表される金属シリサイド
と多結晶シリコ／の間で良好な接触ヲ得、さらにコンタ
クトホールの拡大化を防ぎ微細化面からも好ましい半導
体装置の製造方法を提供することにある。
その目的はＴｉシリサイドで代表される金属シリサイド
と多結晶シリコ／の間で良好な接触ヲ得、さらにコンタ
クトホールの拡大化を防ぎ微細化面からも好ましい半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、
ａ）半導体基板上の一部に金屑シリサイド層を形成する
工程、 ｂ）全面に居間絶縁膜を形成し、前記金屑シリサイド層
上を一部開孔する工程、 Ｃ）全面に多結晶シリコンを形成する工程、ｄ）前記金
属シリサイド届と前記多結晶シリコンの界面にイオン打
込をしてミキシングする工程を含むことを特徴とする。
工程、 ｂ）全面に居間絶縁膜を形成し、前記金屑シリサイド層
上を一部開孔する工程、 Ｃ）全面に多結晶シリコンを形成する工程、ｄ）前記金
属シリサイド届と前記多結晶シリコンの界面にイオン打
込をしてミキシングする工程を含むことを特徴とする。
以下第１図により本発明の実施例を詳細に説明する。
工程０）・・・第１図（ａ）
Ｐ型Ｓｉ基板１上に素子分離用酸化ＩＩ！２２、ゲート
酸化膜３、 第１の多結晶シリコン（ゲート電極）４、
Ｎ型低濃度不純物拡散層５、酸化膜サイドウオール６、
Ｎ型高Ｏｆｆ不純物拡散居（ソース・ドレイン）７
を順次形成する、。
酸化膜３、 第１の多結晶シリコン（ゲート電極）４、
Ｎ型低濃度不純物拡散層５、酸化膜サイドウオール６、
Ｎ型高Ｏｆｆ不純物拡散居（ソース・ドレイン）７
を順次形成する、。
工程（２）・・・第１図（ｂ）
全面にＴｉを２００〜６００人スパック法にて堆積し、
７００６Ｃ前後の温度にてハロゲンラン、 プでアニ
ールし、前記ゲート電極４上及び、ソース・ドレイン７
上にＴｉシリサイド８を形成した後、アンモニア、過酸
化水素、水の混合液を用い未反応Ｔｉを除去する。
７００６Ｃ前後の温度にてハロゲンラン、 プでアニ
ールし、前記ゲート電極４上及び、ソース・ドレイン７
上にＴｉシリサイド８を形成した後、アンモニア、過酸
化水素、水の混合液を用い未反応Ｔｉを除去する。
工程（３）・・・第１図（ｃ）
化学的気相成長法により肋間絶縁用酸化膜９を１５００
〜２５００人形成し、レジストパター７を用いコンタク
トホール１０を形成する。
〜２５００人形成し、レジストパター７を用いコンタク
トホール１０を形成する。
工程（４）・・・第１図（ｄ）
化学的気相成長法により第２の多結晶シリコン１１を１
０００〜２０００人形成する。
０００〜２０００人形成する。
工程（９・・・第１図（ｅ）
レジストパターン１２を用い、前記Ｔｉシリサイド８と
前記第２の多結晶シリコン１１の界面にＡｓ１３をイオ
ン打込し、ミキシングを行う。
前記第２の多結晶シリコン１１の界面にＡｓ１３をイオ
ン打込し、ミキシングを行う。
工程（６）・・・第１図（ｆ）
前記レジストパターン１２を除去した後に、前記第２の
多結晶シリコン１１を所望のバクーンにエツチングする
。
多結晶シリコン１１を所望のバクーンにエツチングする
。
（発明の効果〕
以上述べたように発明によればＴｉシリサイド表面で形
成された自然酸化膜あるいはコンタクトドライエッチに
よるフッ素系ポリマーはミキシングにより破壊されるた
め、Ｔｉシリサイド−多結。
成された自然酸化膜あるいはコンタクトドライエッチに
よるフッ素系ポリマーはミキシングにより破壊されるた
め、Ｔｉシリサイド−多結。
晶シリコン間で良好な接触が得られるという効果を存す
るばかりでなく、ＨＦ処理等によるコンタクトホールの
広がり等の問題も回遊される。
るばかりでなく、ＨＦ処理等によるコンタクトホールの
広がり等の問題も回遊される。
以上実施例に基づき具体的に説明したが、本発明は」ユ
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
たとえば金属シリサイドを形成する金属はＴｉ以外でも
Ｎｉ、Ｃｏ、Ｗ等の高融点金属であってもよい。またミ
キシングを行うためのイオン打込はＡｓ以外にＳｉ、Ｇ
ｅ等でもよい。
Ｎｉ、Ｃｏ、Ｗ等の高融点金属であってもよい。またミ
キシングを行うためのイオン打込はＡｓ以外にＳｉ、Ｇ
ｅ等でもよい。
更に本実施例においてはＮ９ＭＯ３）ランジスクに関し
て述べてきたがＰ型ＭＯ３）ランジスタあるいはＣＭＯ
３）ランジスタＮ Ｂｉｐｏｌａｒトランジスタにおい
ても適用可能である。
て述べてきたがＰ型ＭＯ３）ランジスタあるいはＣＭＯ
３）ランジスタＮ Ｂｉｐｏｌａｒトランジスタにおい
ても適用可能である。
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
の主要工程を表わす断面図、第２図はサリサイド構造の
ＳＲＡＭの一例の表わす断面図。 １・・・Ｐ型Ｓｉ基板 ２・・・素子分離用酸化膜 ３・・・ゲート酸化膜 ４・・・第１の多結晶シリコン（ゲート電極）５・・・
Ｎ型低濃度不純物拡散層 ６・・・酸化膜サイドウオール ７・・・Ｎ型高ｍｒｆ不純物拡散層 ８・・・Ｔｉシリサイド ０・・・層間絶縁膜 １０・・・コンタクトホール １１・・・第２の多結晶シリコン（高抵抗）１２・・・
レジストパターン １３・・・Ａｓイオン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名（α） ？ 第１図 （ｅ） 第１図
の主要工程を表わす断面図、第２図はサリサイド構造の
ＳＲＡＭの一例の表わす断面図。 １・・・Ｐ型Ｓｉ基板 ２・・・素子分離用酸化膜 ３・・・ゲート酸化膜 ４・・・第１の多結晶シリコン（ゲート電極）５・・・
Ｎ型低濃度不純物拡散層 ６・・・酸化膜サイドウオール ７・・・Ｎ型高ｍｒｆ不純物拡散層 ８・・・Ｔｉシリサイド ０・・・層間絶縁膜 １０・・・コンタクトホール １１・・・第２の多結晶シリコン（高抵抗）１２・・・
レジストパターン １３・・・Ａｓイオン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名（α） ？ 第１図 （ｅ） 第１図
Claims (1)
- 【特許請求の範囲】 ａ）半導体基板上の一部に金属シリサイド層を形成する
工程、 ｂ）全面に層間絶縁膜を形成し、前記金属シリサイド層
上を一部開孔する工程、 ｃ）全面に多結晶シリコンを形成する工程、ｄ）前記金
属シリサイド層と前記多結晶シリコンの界面にイオン打
込をしてミキシングする工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270743A JPH01112752A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270743A JPH01112752A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112752A true JPH01112752A (ja) | 1989-05-01 |
Family
ID=17490355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270743A Pending JPH01112752A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104282622A (zh) * | 2013-07-12 | 2015-01-14 | 北大方正集团有限公司 | 集成电路的接触孔制造方法 |
-
1987
- 1987-10-27 JP JP62270743A patent/JPH01112752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104282622A (zh) * | 2013-07-12 | 2015-01-14 | 北大方正集团有限公司 | 集成电路的接触孔制造方法 |
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