JPH0312472B2 - - Google Patents
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- Publication number
- JPH0312472B2 JPH0312472B2 JP57042177A JP4217782A JPH0312472B2 JP H0312472 B2 JPH0312472 B2 JP H0312472B2 JP 57042177 A JP57042177 A JP 57042177A JP 4217782 A JP4217782 A JP 4217782A JP H0312472 B2 JPH0312472 B2 JP H0312472B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- protection device
- bonding pad
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の入出力保護装置に関
する。
する。
従来、入出力保護装置は、入力側と出力側にそ
れぞれ孤別にその手段を施している為にレイアウ
トパターンの占有面積は入力保護装置のみ、ある
いは出力保護装置のみよりも当然のことながら大
きくなつていた。又、ことに相補型MOS構造で
入出力コモンタイプの回路装置においては、相補
型MOS構造特有のラツチアツプ現象の発生防止
に努めなければならない為にＮ型MOS構造又は
Ｐ型MOS構造による入出力保護装置に比べ更に、
レイアウトパターンの占有面積は大きくなつてい
た。
れぞれ孤別にその手段を施している為にレイアウ
トパターンの占有面積は入力保護装置のみ、ある
いは出力保護装置のみよりも当然のことながら大
きくなつていた。又、ことに相補型MOS構造で
入出力コモンタイプの回路装置においては、相補
型MOS構造特有のラツチアツプ現象の発生防止
に努めなければならない為にＮ型MOS構造又は
Ｐ型MOS構造による入出力保護装置に比べ更に、
レイアウトパターンの占有面積は大きくなつてい
た。
しかるに、高集積密度化が進んでいる現在にお
いて、上記した入出力保護装置を採用し続けるこ
とは、非常に不合理的でかつ有効性に欠けてい
る。つまり、従来の入出力保護装置が必要最小限
のものであつたかどうかはかなり疑問のある所が
多い為に、入力保護及び出力保護に必要な最小限
の機能を満足するレイアウトパターンを見出し採
用することによつて、従来の入出力保護パターン
を採用していた時よりも、更に、高集積密度化を
図らなければならない。
いて、上記した入出力保護装置を採用し続けるこ
とは、非常に不合理的でかつ有効性に欠けてい
る。つまり、従来の入出力保護装置が必要最小限
のものであつたかどうかはかなり疑問のある所が
多い為に、入力保護及び出力保護に必要な最小限
の機能を満足するレイアウトパターンを見出し採
用することによつて、従来の入出力保護パターン
を採用していた時よりも、更に、高集積密度化を
図らなければならない。
本発明は、従来の入出力保護耐圧と同等、又は
それ以上の耐圧を有し、更に従来以上の高集積密
度化を実現することを目的としている。
それ以上の耐圧を有し、更に従来以上の高集積密
度化を実現することを目的としている。
本発明によれば、入出力用ボンデイングパツド
からは、出力保護装置のみに接続され、入力ゲー
トは該出力保護装置の出力端と拡散抵抗を介して
接続された構造の入出力保護装置が得られる。
からは、出力保護装置のみに接続され、入力ゲー
トは該出力保護装置の出力端と拡散抵抗を介して
接続された構造の入出力保護装置が得られる。
本発明を相補型MOS構造における入出力保護
装置を例にとつて、従来の装置と比較しながら図
面を用いて説明していく。
装置を例にとつて、従来の装置と比較しながら図
面を用いて説明していく。
第１図は従来から実施されてきた入出力保護装
置のレイアウトパターンを示し、第２図に第１図
の等価回路を示す。第１図、第２図において、入
出力用ボンデイングパツド１１は、Pch出力トラ
ンジスタで所定の拡散層容量をもつたドレイン領
域１２と所定のＮ型拡散層抵抗１３を介したNch
出力トランジスタで所定の拡散層容量をもつたド
レイン領域１４へとオーミツク接続される。次に
入力ゲートへの接続は所定のＮ型拡散層抵抗１５
とＮ型不純物を含む所定のポリシリコン抵抗１６
とを介してボンデイングパツド１１へと接続され
ている。尚第１図、第２図において矢印１００は
入力ゲートへいたることを示している。このよう
な従来の構造によれはPch、Nch両出力トランジ
スタに対する出力保護装置と、入力ゲートに対す
る入力保護装置とをそれぞれ孤別に形成し、配置
しなければならない為に、入出力コモン回路形式
をとる半導体集積回路では必然的にそのレイアウ
トパターンの占有面積が大きくなつていた。
置のレイアウトパターンを示し、第２図に第１図
の等価回路を示す。第１図、第２図において、入
出力用ボンデイングパツド１１は、Pch出力トラ
ンジスタで所定の拡散層容量をもつたドレイン領
域１２と所定のＮ型拡散層抵抗１３を介したNch
出力トランジスタで所定の拡散層容量をもつたド
レイン領域１４へとオーミツク接続される。次に
入力ゲートへの接続は所定のＮ型拡散層抵抗１５
とＮ型不純物を含む所定のポリシリコン抵抗１６
とを介してボンデイングパツド１１へと接続され
ている。尚第１図、第２図において矢印１００は
入力ゲートへいたることを示している。このよう
な従来の構造によれはPch、Nch両出力トランジ
スタに対する出力保護装置と、入力ゲートに対す
る入力保護装置とをそれぞれ孤別に形成し、配置
しなければならない為に、入出力コモン回路形式
をとる半導体集積回路では必然的にそのレイアウ
トパターンの占有面積が大きくなつていた。
本発明では、入力保護装置を出力保護装置の一
部に共存させることによつて、従来の入出力保護
耐圧を維持した上でレイアウトパターンの占有面
積を小さくしたことを特徴としている。
部に共存させることによつて、従来の入出力保護
耐圧を維持した上でレイアウトパターンの占有面
積を小さくしたことを特徴としている。
第３図は本発明による入出力保護装置のレイア
ウトパターンで、第４図は第３図の等価回路を示
す。
ウトパターンで、第４図は第３図の等価回路を示
す。
尚、第３図、第４図で矢印１００は入力ゲート
へいたることを示している。第３図、第４図にお
いて、入出力用ボンテイングパツド２１は、Pch
出力トランジスタで所定の拡散層容量を持つたド
レイン領域２２と所定のＮ型拡散抵抗２３を介し
たNch出力トランジスタ所定の拡散層容量を持つ
たドレイン領域２４へとオーミツク接続される。
次に入力ゲートへの接続は前記Nch出力トランジ
スタのドレイン領域２４から更にＮ型拡散抵抗２
５を介して接続されている。このように出力保護
用に設けられている所定の拡散層容量を持つたド
レイン領域の一部を入力保護の役目も同時に担わ
せることにより、出力保護装置と入力保護装置と
をかなりの範囲で共有させたことによりレイアウ
トパターンは従来のそれに比べて約30％小さくす
ることが可能となつた。尚、本発明は相補型
MOS構造以外の構造においても効果は得られる
ものである。
へいたることを示している。第３図、第４図にお
いて、入出力用ボンテイングパツド２１は、Pch
出力トランジスタで所定の拡散層容量を持つたド
レイン領域２２と所定のＮ型拡散抵抗２３を介し
たNch出力トランジスタ所定の拡散層容量を持つ
たドレイン領域２４へとオーミツク接続される。
次に入力ゲートへの接続は前記Nch出力トランジ
スタのドレイン領域２４から更にＮ型拡散抵抗２
５を介して接続されている。このように出力保護
用に設けられている所定の拡散層容量を持つたド
レイン領域の一部を入力保護の役目も同時に担わ
せることにより、出力保護装置と入力保護装置と
をかなりの範囲で共有させたことによりレイアウ
トパターンは従来のそれに比べて約30％小さくす
ることが可能となつた。尚、本発明は相補型
MOS構造以外の構造においても効果は得られる
ものである。
第１図は、従来の入出力保護装置を用いたレイ
アウトパターン図で、第２図は、第１図の等価回
路図である。第３図は、本発明の実施例による入
出力保護装置を用いたレイアウトパターン図で、
第４図は、第３図の等価回路図である。 第１図、第２図、第３図、第４図において、１
１，２１……入出力用ボンデイングパツド、１
２，２２……Pch出力トランジスタのドレイン領
域、１３，２３……Ｎ型拡散抵抗、１４，２４…
…Nch出力トランジスタのドレイン領域、１５，
２５……Ｎ型拡散抵抗、１６……Ｎ型不純物を含
むポリシリコン抵抗、１００……「入力ゲート」
に接続されることを示す矢印である。
アウトパターン図で、第２図は、第１図の等価回
路図である。第３図は、本発明の実施例による入
出力保護装置を用いたレイアウトパターン図で、
第４図は、第３図の等価回路図である。 第１図、第２図、第３図、第４図において、１
１，２１……入出力用ボンデイングパツド、１
２，２２……Pch出力トランジスタのドレイン領
域、１３，２３……Ｎ型拡散抵抗、１４，２４…
…Nch出力トランジスタのドレイン領域、１５，
２５……Ｎ型拡散抵抗、１６……Ｎ型不純物を含
むポリシリコン抵抗、１００……「入力ゲート」
に接続されることを示す矢印である。
Claims (1)
- １ 電源電位線と第１の節点との間にソース・ド
レイン電流路が接続された出力用トランジスタ
と、入出力兼用のボンデイングパツドと、前記ボ
ンデイングパツドと前記第１の節点との間に接続
された第１の拡散抵抗と、入力用トランジスタ
と、前記入力用トランジスタのゲートと前記第１
の節点との間に接続された第２の拡散抵抗を有
し、前記ボンデイングパツドと前記入力用トラン
ジスタのゲートとの間に前記第１及び第２の拡散
抵抗が直列に挿入接続されていることを特徴とす
る半導体集積回路の入出力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042177A JPS58159363A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路の入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042177A JPS58159363A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路の入出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159363A JPS58159363A (ja) | 1983-09-21 |
| JPH0312472B2 true JPH0312472B2 (ja) | 1991-02-20 |
Family
ID=12628698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042177A Granted JPS58159363A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路の入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159363A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669080B2 (ja) * | 1985-01-31 | 1994-08-31 | 株式会社東芝 | 半導体集積回路装置 |
| JPS61168650U (ja) * | 1985-04-10 | 1986-10-20 | ||
| JPS63114409A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | フリツプフロツプ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132685A (en) * | 1976-04-28 | 1977-11-07 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5942468B2 (ja) * | 1976-07-14 | 1984-10-15 | 日本電気株式会社 | 集積回路装置 |
| JPS53116262A (en) * | 1977-03-22 | 1978-10-11 | Sumitomo Light Metal Ind | Two stage disk for metal extrusion and metal extruding method |
| JPS5526683A (en) * | 1978-08-16 | 1980-02-26 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
-
1982
- 1982-03-17 JP JP57042177A patent/JPS58159363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159363A (ja) | 1983-09-21 |
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