JPH0611075B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0611075B2 JPH0611075B2 JP62111901A JP11190187A JPH0611075B2 JP H0611075 B2 JPH0611075 B2 JP H0611075B2 JP 62111901 A JP62111901 A JP 62111901A JP 11190187 A JP11190187 A JP 11190187A JP H0611075 B2 JPH0611075 B2 JP H0611075B2
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- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- layer
- layer wiring
- semiconductor integrated
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に多層配線を有する
半導体集積回路に関する。
半導体集積回路に関する。
従来、この種の半導体集積回路における素子領域間の配
線は、主として各素子領域内に形成したコンタクト間を
直接配線層により接続する構造がとられている。
線は、主として各素子領域内に形成したコンタクト間を
直接配線層により接続する構造がとられている。
第３図は従来のかかる一例を説明するための半導体集積
回路の平面図である。
回路の平面図である。
第３図に示すように、この半導体集積回路は半導体基板
上に抵抗領域２１とトランジスタ領域２４とを形成し、
これら領域間を配線層２３により接続された例である。
この半導体集積回路における抵抗領域２１は内部に他素
子領域と接続するための抵抗コンタクト領域２２を有
し、その外周部に溝形等の絶縁領域２８を形成され素子
分離されている。また、同様にトランジスタ領域２４は
コレクタ・コンタクト２５，エミッタ・コンタクト２
６，ベース・コンタトク２７を形成され、その外周部に
素子分離領域２８を形成される構造である。かかる両素
子はそれらのコンタクト領域２２および２５間を配線層
２３により接続されて、集積回路を形成している。
上に抵抗領域２１とトランジスタ領域２４とを形成し、
これら領域間を配線層２３により接続された例である。
この半導体集積回路における抵抗領域２１は内部に他素
子領域と接続するための抵抗コンタクト領域２２を有
し、その外周部に溝形等の絶縁領域２８を形成され素子
分離されている。また、同様にトランジスタ領域２４は
コレクタ・コンタクト２５，エミッタ・コンタクト２
６，ベース・コンタトク２７を形成され、その外周部に
素子分離領域２８を形成される構造である。かかる両素
子はそれらのコンタクト領域２２および２５間を配線層
２３により接続されて、集積回路を形成している。
第４図は第３図に示すＢ−Ｂ′線個所の断面図である。
第４図に示すように、かかるＢ−Ｂ′線の個所は、半導
体基板３１と、その基板上に形成されたシリコン成長の
エピタキシャル層３２と、そのエピタキシャル層３２の
上に被覆されたシリコン酸化膜３３とを有し、その酸化
膜３３上に配線層２３を被着した構造である。かかる構
造によれば、酸化膜３３が薄く、配線層２３と下層とエ
ピタキシャル層３２との間に寄生容量が形成されてしま
う。
体基板３１と、その基板上に形成されたシリコン成長の
エピタキシャル層３２と、そのエピタキシャル層３２の
上に被覆されたシリコン酸化膜３３とを有し、その酸化
膜３３上に配線層２３を被着した構造である。かかる構
造によれば、酸化膜３３が薄く、配線層２３と下層とエ
ピタキシャル層３２との間に寄生容量が形成されてしま
う。
第５図は第３図に示す集積回路の等価回路図である。
第５図に示すように、トランジスタ３５のコレクタ側
は、抵抗３６と第４図に示す配線層２３およびエピタキ
シャル層３２間に形成される寄生容量３７とが接続され
た構成である。
は、抵抗３６と第４図に示す配線層２３およびエピタキ
シャル層３２間に形成される寄生容量３７とが接続され
た構成である。
かかる従来の集積回路内にて使用される素子間の接続
は、前述したように主に同層配線，この例では配線層２
３にて行なわれていた。これはトランジスタのスイッチ
ング時間と配線系の遅れ時間とを比較すると前者が非常
に大きく後者をほとんど考慮する必要が無かった。
は、前述したように主に同層配線，この例では配線層２
３にて行なわれていた。これはトランジスタのスイッチ
ング時間と配線系の遅れ時間とを比較すると前者が非常
に大きく後者をほとんど考慮する必要が無かった。
上述した従来のかかる半導体集積回路の配線構造では、
能動素子および受動素子間を接続する配線層とシリコン
エピタキシャル領域との寄生配線容量が大きく、今後の
集積回路の性能によっては配線による遅延時間を改善で
きないという欠点がある。
能動素子および受動素子間を接続する配線層とシリコン
エピタキシャル領域との寄生配線容量が大きく、今後の
集積回路の性能によっては配線による遅延時間を改善で
きないという欠点がある。
本発明の目的は、かかる配線による寄生容量を少なく
し、以って配線による信号の遅延時間を少なくする半導
体集積回路を提供することにある。
し、以って配線による信号の遅延時間を少なくする半導
体集積回路を提供することにある。
本発明は半導体基板上に能動素子および受動素子を形成
した半導体集積回路において、前記能動素子および前記
受動素子のコンタクト部のみを引き出す第一層配線と、
前記第一層配線の上に形成し前記コンタクト部間を接続
するための第二層配線と、前記第一層配線および前記第
二層配線の間に形成し前記両配線間を接続するためのス
ルーホールを備えた厚い層間絶縁膜とを含んで構成され
る。
した半導体集積回路において、前記能動素子および前記
受動素子のコンタクト部のみを引き出す第一層配線と、
前記第一層配線の上に形成し前記コンタクト部間を接続
するための第二層配線と、前記第一層配線および前記第
二層配線の間に形成し前記両配線間を接続するためのス
ルーホールを備えた厚い層間絶縁膜とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明すための半導体を集積
回路の平面図である。
回路の平面図である。
第１図に示すように、かかる集積回路は抵抗領域１とト
ランジスタ領域４と抵抗もしくはトランジスタのみに接
続された第一層配線３と第一層配線３相互間をスルーホ
ール９を介して接続する第二層配線と前記抵抗領域１お
よびトランジスタ領域４を素子分離する素子絶縁領域８
とから構成される。この抵抗領域１は内部に第一層配線
３にのみ接続される抵抗コンタクト領域２を形成してお
り、一方トランジスタ領域４は、内部に第一層配線３に
のみ接続されるコレクタコンタクト５，エミッタコンタ
クト６，ベースコンタクト７を形成している。また、第
一層配線３の上の層間絶縁膜には、素子絶縁領域８の垂
直上方位置に素子間を接続する第二層配線１０との接続
のための前記スルーホール９が形成される。このスルー
ホール９は抵抗領域１およびトランジスタ領域４とも
に、形成される。
ランジスタ領域４と抵抗もしくはトランジスタのみに接
続された第一層配線３と第一層配線３相互間をスルーホ
ール９を介して接続する第二層配線と前記抵抗領域１お
よびトランジスタ領域４を素子分離する素子絶縁領域８
とから構成される。この抵抗領域１は内部に第一層配線
３にのみ接続される抵抗コンタクト領域２を形成してお
り、一方トランジスタ領域４は、内部に第一層配線３に
のみ接続されるコレクタコンタクト５，エミッタコンタ
クト６，ベースコンタクト７を形成している。また、第
一層配線３の上の層間絶縁膜には、素子絶縁領域８の垂
直上方位置に素子間を接続する第二層配線１０との接続
のための前記スルーホール９が形成される。このスルー
ホール９は抵抗領域１およびトランジスタ領域４とも
に、形成される。
要するに、抵抗領域１とトランジスタ領域４の接続は第
一層配線３，スルーホール９，第二層配線１０により行
われる。
一層配線３，スルーホール９，第二層配線１０により行
われる。
第２図は第１図に示すＡ−Ａ′線個所の断面図である。
第２図に示すように、かかるＡ−Ａ′線の個所は、半導
体基板１１と、その基板１１上に形成されたシリコン成
長のエピタキシャル層１２と、シリコン酸化膜１３と、
この酸化膜１３上に形成する層間絶縁膜１４とを有し、
この層間膜１４上に抵抗コンタクト領域２及びコレクタ
コンタクト５を接続する第二層配線１０を被着した構造
である。
体基板１１と、その基板１１上に形成されたシリコン成
長のエピタキシャル層１２と、シリコン酸化膜１３と、
この酸化膜１３上に形成する層間絶縁膜１４とを有し、
この層間膜１４上に抵抗コンタクト領域２及びコレクタ
コンタクト５を接続する第二層配線１０を被着した構造
である。
ここで、第２図に示す素子の実際に使用されている膜厚
にて配線容量を計算するに、酸化膜厚が０．２μｍ，層
間絶縁膜厚が１．０μｍのときには、従来構造の容量と
比較するとほぼ１／６に軽減することができる。
にて配線容量を計算するに、酸化膜厚が０．２μｍ，層
間絶縁膜厚が１．０μｍのときには、従来構造の容量と
比較するとほぼ１／６に軽減することができる。
以上説明したように、本発明は能動素子あるいは受動素
子間を接続する配線を第一層配線の上に形成した第二層
配線あるいはそれ以上の上層の配線で行なうことによ
り、配線系の寄生容量を軽減でき以って配線系の遅延時
間を少なくすることができる効果がある。
子間を接続する配線を第一層配線の上に形成した第二層
配線あるいはそれ以上の上層の配線で行なうことによ
り、配線系の寄生容量を軽減でき以って配線系の遅延時
間を少なくすることができる効果がある。
第１図は本発明の一実施例を説明するための半導体集積
回路の平面図、第２図は第１図に示すＡ−Ａ′線個所の
断面図、第３図は従来の一例を説明するための半導体集
積回路の平面図、第４図は第３図に示すＢ−Ｂ′線個所
の断面図、第５図は第３図に示す集積回路の等価回路図
である。 １……抵抗領域、２……抵抗コンタクト領域、３……第
一層配線、４……トランジスタ領域、５……コレクタコ
ンタクト、６……エミッタコンタクト、７……ベースコ
ンタクト、８……素子絶縁領域、９……スルーホール、
１０……第二層配線、１１……半導体基板、１２……エ
ピタキシャル層、１３……シリコン酸化膜、１４……層
間絶縁膜。
回路の平面図、第２図は第１図に示すＡ−Ａ′線個所の
断面図、第３図は従来の一例を説明するための半導体集
積回路の平面図、第４図は第３図に示すＢ−Ｂ′線個所
の断面図、第５図は第３図に示す集積回路の等価回路図
である。 １……抵抗領域、２……抵抗コンタクト領域、３……第
一層配線、４……トランジスタ領域、５……コレクタコ
ンタクト、６……エミッタコンタクト、７……ベースコ
ンタクト、８……素子絶縁領域、９……スルーホール、
１０……第二層配線、１１……半導体基板、１２……エ
ピタキシャル層、１３……シリコン酸化膜、１４……層
間絶縁膜。
Claims (1)
- 【請求項１】半導体基板上に能動素子および受動素子を
形成した半導体集積回路において、前記能動素子および
前記受動素子のコンタクト部のみを引き出す第一層配線
と、前記第一層配線の上に形成し前記コンタクト部間を
接続するための第二層配線と、前記第一層配線および前
記第二層配線の間に形成し前記両配線間を接続するため
のスルーホールを備えた厚い層間絶縁膜とを含んでいる
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111901A JPH0611075B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111901A JPH0611075B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276245A JPS63276245A (ja) | 1988-11-14 |
| JPH0611075B2 true JPH0611075B2 (ja) | 1994-02-09 |
Family
ID=14572969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111901A Expired - Lifetime JPH0611075B2 (ja) | 1987-05-08 | 1987-05-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611075B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604241A (ja) * | 1983-06-22 | 1985-01-10 | Nec Corp | 半導体装置 |
| JPS61270849A (ja) * | 1985-05-24 | 1986-12-01 | Nec Corp | 集積回路装置 |
-
1987
- 1987-05-08 JP JP62111901A patent/JPH0611075B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276245A (ja) | 1988-11-14 |
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