JPH07123167B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07123167B2 JPH07123167B2 JP60107665A JP10766585A JPH07123167B2 JP H07123167 B2 JPH07123167 B2 JP H07123167B2 JP 60107665 A JP60107665 A JP 60107665A JP 10766585 A JP10766585 A JP 10766585A JP H07123167 B2 JPH07123167 B2 JP H07123167B2
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- JP
- Japan
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- layer
- semiconductor
- semiconductor layer
- semiconductor substrate
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上の絶縁膜の上に半導体層を形成
し、該半導体層に電界効果トランジスタ等を形成する、
いわゆるSOI（Silicon On Insulator）構造の半導体装
置に関するものである。
し、該半導体層に電界効果トランジスタ等を形成する、
いわゆるSOI（Silicon On Insulator）構造の半導体装
置に関するものである。
近年、デバイスの高密度化または高耐圧化のため、半導
体基板上に形成した絶縁膜の上に多結晶シリコンを成長
させ、さらに多結晶シリコンをレーザーアニール技術等
により単結晶化し、単結晶化した半導体層に電界効果ト
ランジスタを形成してなるSOI構造の半導体装置が提案
されている。
体基板上に形成した絶縁膜の上に多結晶シリコンを成長
させ、さらに多結晶シリコンをレーザーアニール技術等
により単結晶化し、単結晶化した半導体層に電界効果ト
ランジスタを形成してなるSOI構造の半導体装置が提案
されている。
ところでこの電界効果トランジスタは絶縁膜を介して半
導体基板の上に形成されているので、電界効果トランジ
スタの基体（半導体層）と半導体基板とは絶縁膜をはさ
んで対向し、一種のコンデンサを形成している。
導体基板の上に形成されているので、電界効果トランジ
スタの基体（半導体層）と半導体基板とは絶縁膜をはさ
んで対向し、一種のコンデンサを形成している。
このため電界効果トランジスタの基体は半導体基板の電
位状態の影響を受けやすく、場合によっては絶縁膜近傍
の基体の下層領域に反転層が形成される。
位状態の影響を受けやすく、場合によっては絶縁膜近傍
の基体の下層領域に反転層が形成される。
ところでこの反転層は基体の下層領域で形成されるもの
であるからトランジスタのゲートによる制御が困難であ
り、このためトランジスタがカット・オフ状態にもかか
わらず、ソース・ドレイン間にリーク電流が流れて特性
の悪化を招いていた。
であるからトランジスタのゲートによる制御が困難であ
り、このためトランジスタがカット・オフ状態にもかか
わらず、ソース・ドレイン間にリーク電流が流れて特性
の悪化を招いていた。
本発明はかかる点に鑑みて創作されたものであり、良好
な特性を有するSOI構造の半導体装置の提供を目的とす
る。
な特性を有するSOI構造の半導体装置の提供を目的とす
る。
第１図は本発明の半導体装置の構成を示す断面図であ
る。
る。
第１図において、１は第１導電型であるＮ型の半導体基
板、２は第２導電型であるＰ型の不純物領域であり、３
は半導体基板１と不純物領域２の上に形成されたシリコ
ン酸化膜からなる絶縁膜である。
板、２は第２導電型であるＰ型の不純物領域であり、３
は半導体基板１と不純物領域２の上に形成されたシリコ
ン酸化膜からなる絶縁膜である。
４は絶縁膜３を介してＮ型半導体基板１の真上に多結晶
シリコンを単結晶化して形成したＮ型の半導体層であ
り、５は絶縁膜３を介してＰ型の不純物領域２の真上に
多結晶シリコンを単結晶化して形成したＰ型の半導体層
である。
シリコンを単結晶化して形成したＮ型の半導体層であ
り、５は絶縁膜３を介してＰ型の不純物領域２の真上に
多結晶シリコンを単結晶化して形成したＰ型の半導体層
である。
また半導体層４内の絶縁膜３に接する下層領域に反転層
が形成されないように、半導体基板１に半導体層４での
Ｐ型反転層形成を抑制する電圧が印加され、また半導体
層５の下層領域に反転層が形成されないように、不純物
領域２に半導体層５でのＮ型反転層形成を抑制する電圧
が印加されている。
が形成されないように、半導体基板１に半導体層４での
Ｐ型反転層形成を抑制する電圧が印加され、また半導体
層５の下層領域に反転層が形成されないように、不純物
領域２に半導体層５でのＮ型反転層形成を抑制する電圧
が印加されている。
第１図に示す本発明の構成により、半導体層4,5の下層
領域での反転層の発生を防止できるので、リーク電流の
少ない電界効果トランジスタを半導体層4,5に形成する
ことができる。
領域での反転層の発生を防止できるので、リーク電流の
少ない電界効果トランジスタを半導体層4,5に形成する
ことができる。
次に本発明の実施例について説明する。第２図〜第７図
は半導体基板と半導体層の双方にCMOSトランジスタを形
成する場合の本発明の実施例に係る半導体装置の製造プ
ロセスを説明する断面図である。
は半導体基板と半導体層の双方にCMOSトランジスタを形
成する場合の本発明の実施例に係る半導体装置の製造プ
ロセスを説明する断面図である。
まずＮ型半導体基板６に酸化膜７を形成した後に窒化膜
８を形成する。次に窒化膜８に素子分離形成用の開口を
行う（第２図）。
８を形成する。次に窒化膜８に素子分離形成用の開口を
行う（第２図）。
次にレジスト膜をマスクとしてボロンイオンを打ち込
み、レジスト膜除去後、高温熱処理によりＰウエル９を
形成する。同様にレジスト膜をマスクとしてＮ型領域の
チヤンネルストッパー10とＰ型領域のチヤンネルストッ
パー11を形成する。さらに窒化膜８をマスクとして厚い
フイールド酸化膜12を形成した後、窒化膜８および酸化
膜７を除去する（第３図）。なお図において、P,Nの添
字は不純物の型を示している。
み、レジスト膜除去後、高温熱処理によりＰウエル９を
形成する。同様にレジスト膜をマスクとしてＮ型領域の
チヤンネルストッパー10とＰ型領域のチヤンネルストッ
パー11を形成する。さらに窒化膜８をマスクとして厚い
フイールド酸化膜12を形成した後、窒化膜８および酸化
膜７を除去する（第３図）。なお図において、P,Nの添
字は不純物の型を示している。
次に再び酸化膜13を形成し、さらにその上に多結晶シリ
コン層を披着形成し、その後レーザーアニールにより多
結晶シリコン層を単結晶化し、さらにパターン形成して
トランジスタを作り込む基体とする単結晶半導体層14,1
5を形成する（第４図）。
コン層を披着形成し、その後レーザーアニールにより多
結晶シリコン層を単結晶化し、さらにパターン形成して
トランジスタを作り込む基体とする単結晶半導体層14,1
5を形成する（第４図）。
次に酸化膜13を除去した後に薄いゲート酸化膜16〜19を
形成し、さらにレジスト膜をマスクとしてボロンイオン
を打ち込んでゲート酸化膜16下の閾値電圧の制御と半導
体層14をＰ型化してゲート酸化膜18下の閾値電圧の制御
を行う。同様にリンイオンを打ち込んで半導体層15をＮ
型化してゲート酸化膜19下の閾値電圧の制御を行う。そ
の後に低抵抗の多結晶シリコン層を披着形成し、さらに
パターニングによりゲート電極20〜23を形成する（第５
図）。
形成し、さらにレジスト膜をマスクとしてボロンイオン
を打ち込んでゲート酸化膜16下の閾値電圧の制御と半導
体層14をＰ型化してゲート酸化膜18下の閾値電圧の制御
を行う。同様にリンイオンを打ち込んで半導体層15をＮ
型化してゲート酸化膜19下の閾値電圧の制御を行う。そ
の後に低抵抗の多結晶シリコン層を披着形成し、さらに
パターニングによりゲート電極20〜23を形成する（第５
図）。
次にレジスト膜をマスクとしてヒ素イオンを打ち込み、
Ｐウエル９内のＮチヤンネルトランジスタのソース・ド
レイン24,半導体層14のＮチヤンネルトランジスタのソ
ース・ドレイン25および半導体基板６と半導体層15の外
部電極コンタクト用の拡散層26,27を同時に形成する。
同様にレジスト膜をマスクとしてボロンイオンを打ち込
み、半導体基板６上のＰチヤンネルトランジスタのソー
ス・ドレイン28,半導体層15のＰチヤンネルトランジス
タのソース・ドレイン29およびＰウエル９と半導体層14
の外部電極コンタクト用の拡散層30,31を同時に形成す
る。次にパッシベーション用絶縁膜として高リン濃度の
PSG膜32を形成する（第６図）。
Ｐウエル９内のＮチヤンネルトランジスタのソース・ド
レイン24,半導体層14のＮチヤンネルトランジスタのソ
ース・ドレイン25および半導体基板６と半導体層15の外
部電極コンタクト用の拡散層26,27を同時に形成する。
同様にレジスト膜をマスクとしてボロンイオンを打ち込
み、半導体基板６上のＰチヤンネルトランジスタのソー
ス・ドレイン28,半導体層15のＰチヤンネルトランジス
タのソース・ドレイン29およびＰウエル９と半導体層14
の外部電極コンタクト用の拡散層30,31を同時に形成す
る。次にパッシベーション用絶縁膜として高リン濃度の
PSG膜32を形成する（第６図）。
次にPSG膜32等を開口し、さらにアルミニウム層を形成
した後にパターニングして配線33を形成する。その後、
カバー膜として低リン濃度のPSG膜34および窒化膜35を
形成する（第７図）。
した後にパターニングして配線33を形成する。その後、
カバー膜として低リン濃度のPSG膜34および窒化膜35を
形成する（第７図）。
以上のように本発明の実施例では、絶縁膜12を介してＮ
型半導体基板６の上にはＮ型半導体層15のＰチヤンネル
トランジスタが、またＰウエル９の上にはＰ型半導体層
14のＮチヤンネルトランジスタが形成されている。
型半導体基板６の上にはＮ型半導体層15のＰチヤンネル
トランジスタが、またＰウエル９の上にはＰ型半導体層
14のＮチヤンネルトランジスタが形成されている。
ところでCMOS回路においては、Ｎ型半導体基板６に最も
高い電圧Vccが印加されるから、Ｎ型の半導体層15の下
層領域にＮ型の蓄積層が形成されるとしてもＰ型の反転
層が形成されることはない。また同様に、Ｐウエル９に
最も低い電圧Vssが印加されるから、Ｐ型の半導体層14
の下層領域にＰ型の蓄積層が形成されるとしてもＮ型の
反転層が形成されることはない。
高い電圧Vccが印加されるから、Ｎ型の半導体層15の下
層領域にＮ型の蓄積層が形成されるとしてもＰ型の反転
層が形成されることはない。また同様に、Ｐウエル９に
最も低い電圧Vssが印加されるから、Ｐ型の半導体層14
の下層領域にＰ型の蓄積層が形成されるとしてもＮ型の
反転層が形成されることはない。
このように本発明の実施例によれば、半導体層の下層領
域での反転層の発生を防止できるので、SOI構造の電界
効果トランジスタの特性の向上を図ることが可能とな
る。
域での反転層の発生を防止できるので、SOI構造の電界
効果トランジスタの特性の向上を図ることが可能とな
る。
なお実施例では単結晶化した半導体層に電界効果トラン
ジスタを形成する場合について説明したが、その他のリ
ークの発生が好ましくない、例えば高精度の抵抗を形成
する場合等についても適用できることは明らかである。
ジスタを形成する場合について説明したが、その他のリ
ークの発生が好ましくない、例えば高精度の抵抗を形成
する場合等についても適用できることは明らかである。
また実施例ではＰ型半導体層の下側にＰウエルを形成し
たが、チヤンネルストッパー等の薄いＰ型不純物層でも
同様の効果が得られることは明らかである。
たが、チヤンネルストッパー等の薄いＰ型不純物層でも
同様の効果が得られることは明らかである。
〔発明の効果〕 以上説明したように、本発明によれば、極めて簡単な構
成により、半導体層の下層領域での反転層の発生を防止
することができ、従って半導体層に特性の良好な半導体
回路素子を形成することができる。
成により、半導体層の下層領域での反転層の発生を防止
することができ、従って半導体層に特性の良好な半導体
回路素子を形成することができる。
第１図は本発明の半導体装置の構成を示す断面図であ
り、第２図〜第７図は本発明の実施例に係る半導体装置
の製造プロセスを説明するための断面図である。 １……Ｎ型半導体基板 ２……Ｐウエル ３……絶縁膜 ４……Ｎ型半導体層 ５……Ｐ型半導体層
り、第２図〜第７図は本発明の実施例に係る半導体装置
の製造プロセスを説明するための断面図である。 １……Ｎ型半導体基板 ２……Ｐウエル ３……絶縁膜 ４……Ｎ型半導体層 ５……Ｐ型半導体層
Claims (2)
- 【請求項１】第１導電型の半導体基板（１）と、 前記半導体基板（１）内に選択的に形成した第１導電型
と逆導電型の第２導電型の不純物領域（２）と、 前記半導体基板（１）および不純物領域（２）の上に形
成した絶縁膜（３）と、 前記絶縁膜（３）を介して前記半導体基板（１）の直上
に形成した第１導電型の半導体層（４）と、 前記絶縁膜（３）を介して前記不純物領域（２）の直上
に形成した第２導電型の半導体層（５）とからなり、 前記各半導体層にはそれぞれ電界効果トランジスタが形
成され、かつ前記第１導電型の前記半導体層（４）中の
前記絶縁膜（３）界面での第２導電型反転層形成を抑制
する電圧を前記半導体基板（１）に印加し、および前記
第２導電型の前記半導体層（５）中の前記絶縁膜（３）
界面での第１導電型反転層形成を抑制する電圧を前記不
純物領域（２）に印加することを特徴とする半導体装
置。 - 【請求項２】前記半導体基板（１），不純物領域（２）
に印加する電圧は、前記半導体層（４），（５）に電荷
蓄積層を形成する大きさであることを特徴とする特許請
求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107665A JPH07123167B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107665A JPH07123167B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265862A JPS61265862A (ja) | 1986-11-25 |
| JPH07123167B2 true JPH07123167B2 (ja) | 1995-12-25 |
Family
ID=14464903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107665A Expired - Fee Related JPH07123167B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123167B2 (ja) |
-
1985
- 1985-05-20 JP JP60107665A patent/JPH07123167B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61265862A (ja) | 1986-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |