JPH0997790A - 酸化膜の形成方法及びその酸化膜を用いた半導体装置 - Google Patents
酸化膜の形成方法及びその酸化膜を用いた半導体装置Info
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- JPH0997790A JPH0997790A JP7253876A JP25387695A JPH0997790A JP H0997790 A JPH0997790 A JP H0997790A JP 7253876 A JP7253876 A JP 7253876A JP 25387695 A JP25387695 A JP 25387695A JP H0997790 A JPH0997790 A JP H0997790A
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- H10W72/019—Manufacture or treatment of bond pads
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- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 従来のＬＯＣＯＳ法以上の厚い酸化膜を結晶
欠陥等を増大することなく形成する酸化膜の形成方法、
及びその酸化膜を用いることにより、浮遊容量を更に低
減した半導体装置を提供する。 【解決手段】 半導体基板１１上に酸化膜と窒化膜とを
被着し、酸化膜と窒化膜に開口を設け、開口より基板を
エッチングすることによりストライプ状の深い溝を形成
し、深い溝の側表面を酸化することにより、ストライプ
状の基板部分を酸化して、溝の深さに相当する厚みの酸
化膜１８を形成する。本発明の半導体装置は、上述した
厚い酸化膜１８を少なくともボンディングパッド１６の
下面に備える。
欠陥等を増大することなく形成する酸化膜の形成方法、
及びその酸化膜を用いることにより、浮遊容量を更に低
減した半導体装置を提供する。 【解決手段】 半導体基板１１上に酸化膜と窒化膜とを
被着し、酸化膜と窒化膜に開口を設け、開口より基板を
エッチングすることによりストライプ状の深い溝を形成
し、深い溝の側表面を酸化することにより、ストライプ
状の基板部分を酸化して、溝の深さに相当する厚みの酸
化膜１８を形成する。本発明の半導体装置は、上述した
厚い酸化膜１８を少なくともボンディングパッド１６の
下面に備える。
Description
【０００１】
【発明の属する技術分野】本発明は酸化膜の形成方法及
びその酸化膜を用いた半導体装置に係り、特に超高周波
トランジスタ等における電極配線の浮遊容量を低減する
のに好適な厚い酸化膜の形成方法、及びその酸化膜を利
用した半導体装置に関する。
びその酸化膜を用いた半導体装置に係り、特に超高周波
トランジスタ等における電極配線の浮遊容量を低減する
のに好適な厚い酸化膜の形成方法、及びその酸化膜を利
用した半導体装置に関する。
【０００２】
【従来の技術】高周波トランジスタ、特にギガヘルツ帯
以上で動作する超高周波トランジスタにおいては、ＰＧ
（POWER GAIN）特性等の高周波特性の向上のため、電極
配線の浮遊容量の低減が要請されている。特にボンディ
ングパッドの電極直下は、面積が大きいため、その容量
を低減する必要がある。このため、超高周波トランジス
タ等においては、ＬＯＣＯＳ法又はシャローエッチング
ＬＯＣＯＳ法等で、ボンディングパッド直下の酸化膜の
膜厚を厚くして、浮遊容量を低減している。更に、多層
電極配線構造を採用し、浮遊容量の大きい第一層電極部
分の面積を小さくし、浮遊容量の比較的少ない第二層電
極部分の面積を大きくして対応している。
以上で動作する超高周波トランジスタにおいては、ＰＧ
（POWER GAIN）特性等の高周波特性の向上のため、電極
配線の浮遊容量の低減が要請されている。特にボンディ
ングパッドの電極直下は、面積が大きいため、その容量
を低減する必要がある。このため、超高周波トランジス
タ等においては、ＬＯＣＯＳ法又はシャローエッチング
ＬＯＣＯＳ法等で、ボンディングパッド直下の酸化膜の
膜厚を厚くして、浮遊容量を低減している。更に、多層
電極配線構造を採用し、浮遊容量の大きい第一層電極部
分の面積を小さくし、浮遊容量の比較的少ない第二層電
極部分の面積を大きくして対応している。
【０００３】しかしながら、ＬＯＣＯＳ法で厚い酸化膜
を形成する場合に、バーズビーグ増による欠陥の増大
や、高温で長時間の酸化時間に伴う欠陥の増大という問
題があり、又酸化膜を厚くすることにより段差が増える
という問題がある。これ等の問題点を考慮すると、超高
周波トランジスタに現状で用いることができる酸化膜の
膜厚は１２，０００Å程度が限界であった。
を形成する場合に、バーズビーグ増による欠陥の増大
や、高温で長時間の酸化時間に伴う欠陥の増大という問
題があり、又酸化膜を厚くすることにより段差が増える
という問題がある。これ等の問題点を考慮すると、超高
周波トランジスタに現状で用いることができる酸化膜の
膜厚は１２，０００Å程度が限界であった。
【０００４】又、シャローエッチングＬＯＣＯＳ法を用
いても、段差の低減は図れるものの、膜厚としては、バ
ーズビーグ増による欠陥の増大或いは酸化時間の増大に
伴う欠陥の増大により、同様に膜厚としては１２，００
０Å程度が限界であった。又、多層電極配線構造を用い
ると、工程数が増加し、又、層間絶縁膜の緻密性という
点では、窒化膜の使用が望ましいが、窒化膜は誘電率が
高いので、同じ膜厚の酸化膜に比べ浮遊容量が大きく、
膜厚を厚くする必要がある。
いても、段差の低減は図れるものの、膜厚としては、バ
ーズビーグ増による欠陥の増大或いは酸化時間の増大に
伴う欠陥の増大により、同様に膜厚としては１２，００
０Å程度が限界であった。又、多層電極配線構造を用い
ると、工程数が増加し、又、層間絶縁膜の緻密性という
点では、窒化膜の使用が望ましいが、窒化膜は誘電率が
高いので、同じ膜厚の酸化膜に比べ浮遊容量が大きく、
膜厚を厚くする必要がある。
【０００５】
【発明が解決しようとする課題】本発明は上述した事情
に鑑みて為されたもので、従来のＬＯＣＯＳ法以上の厚
い酸化膜を結晶欠陥等を増大することなく形成する酸化
膜の形成方法、及びその酸化膜を用いることにより、浮
遊容量を更に低減した半導体装置を提供することを目的
とする。
に鑑みて為されたもので、従来のＬＯＣＯＳ法以上の厚
い酸化膜を結晶欠陥等を増大することなく形成する酸化
膜の形成方法、及びその酸化膜を用いることにより、浮
遊容量を更に低減した半導体装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明の酸化膜の形成方
法は、半導体基板上に酸化膜と窒化膜とを被着し、該酸
化膜と窒化膜に開口を設け、該開口より前記基板をエッ
チングすることによりストライプ状の深い溝を形成し、
該深い溝の側表面を酸化することにより、前記ストライ
プ状の基板部分を酸化して、前記溝の深さに相当する厚
みの酸化膜を形成することを特徴とする。
法は、半導体基板上に酸化膜と窒化膜とを被着し、該酸
化膜と窒化膜に開口を設け、該開口より前記基板をエッ
チングすることによりストライプ状の深い溝を形成し、
該深い溝の側表面を酸化することにより、前記ストライ
プ状の基板部分を酸化して、前記溝の深さに相当する厚
みの酸化膜を形成することを特徴とする。
【０００７】又、本発明の半導体装置は上述した形成方
法による酸化膜を、少なくともボンディングパッドの下
面に備えたことを特徴とする。
法による酸化膜を、少なくともボンディングパッドの下
面に備えたことを特徴とする。
【０００８】
【発明の実施の形態】上述した本発明の酸化膜の形成方
法によれば、シリコン基板にストライプ状の深い溝を形
成し、その深い溝の側表面を酸化することによりストラ
イプ部分を両側からストライプ全体を酸化することがで
きると共に、ストライプの側表面から成長する酸化膜に
より溝部分を完全に酸化膜で埋めることができる。これ
により、通常のＬＯＣＯＳ法による酸化条件で、ストラ
イプ溝の深さに相当する厚さの酸化膜を形成でき、通常
のＬＯＣＯＳ法による場合と比較して２〜３倍程度、膜
厚の厚い酸化膜を形成することができる。
法によれば、シリコン基板にストライプ状の深い溝を形
成し、その深い溝の側表面を酸化することによりストラ
イプ部分を両側からストライプ全体を酸化することがで
きると共に、ストライプの側表面から成長する酸化膜に
より溝部分を完全に酸化膜で埋めることができる。これ
により、通常のＬＯＣＯＳ法による酸化条件で、ストラ
イプ溝の深さに相当する厚さの酸化膜を形成でき、通常
のＬＯＣＯＳ法による場合と比較して２〜３倍程度、膜
厚の厚い酸化膜を形成することができる。
【０００９】又、係る厚い酸化膜を備えた半導体装置
は、少なくともボンディングパッドの下面に２〜３μｍ
程度の厚い酸化膜を備えることにより、電極配線部分の
浮遊容量を大幅に低減することができる。これにより高
周波特性を大幅に改善することができる。
は、少なくともボンディングパッドの下面に２〜３μｍ
程度の厚い酸化膜を備えることにより、電極配線部分の
浮遊容量を大幅に低減することができる。これにより高
周波特性を大幅に改善することができる。
【００１０】
【実施例】以下、本発明の一実施例について添付図面を
参照しながら説明する。尚、各図中同一符号は、同一又
は相当部分を示す。
参照しながら説明する。尚、各図中同一符号は、同一又
は相当部分を示す。
【００１１】図１は、本発明の一実施例の超高周波トラ
ンジスタのパターン図を示す。図２は、図１に示す超高
周波トランジスタの部分断面構造を示す。半導体チップ
１１上には、エミッタ領域１３及びベース領域１２から
なるアクティブ領域を備え、エミッタ領域１３には配線
電極１４が接続され、ベース領域１２には配線電極１５
が接続されている。それぞれの配線電極は、ボンディン
グパッド１６，１７に連通し、図示しないボンディング
ワイヤにより半導体パッケージのリード端子に接続され
る。ボンディングパッド１６，１７の下面には、ＬＯＣ
ＯＳ法で形成されたフィールド酸化膜２０よりも厚い、
以下に詳述する酸化膜１８，１９を備えている。
ンジスタのパターン図を示す。図２は、図１に示す超高
周波トランジスタの部分断面構造を示す。半導体チップ
１１上には、エミッタ領域１３及びベース領域１２から
なるアクティブ領域を備え、エミッタ領域１３には配線
電極１４が接続され、ベース領域１２には配線電極１５
が接続されている。それぞれの配線電極は、ボンディン
グパッド１６，１７に連通し、図示しないボンディング
ワイヤにより半導体パッケージのリード端子に接続され
る。ボンディングパッド１６，１７の下面には、ＬＯＣ
ＯＳ法で形成されたフィールド酸化膜２０よりも厚い、
以下に詳述する酸化膜１８，１９を備えている。
【００１２】この厚い酸化膜１８、１９は、シリコン半
導体基板上に極めて薄い酸化膜と窒化膜とを被着し、そ
の酸化膜と窒化膜とに開口を設け、その開口より基板を
エッチングすることによりストライプの深い溝を形成
し、深い溝の側表面を酸化することにより形成した厚い
酸化膜領域である。従って、この厚い酸化膜領域１８、
１９は、溝の深さに相当する厚さの酸化膜であり、結晶
欠陥や熱歪みを半導体基板中に発生することなくＬＯＣ
ＯＳ法で形成されたフィールド酸化膜２０よりも厚い絶
縁膜領域が得られる。特にボンディングパッド下面の浮
遊容量を大幅に低減することができる。
導体基板上に極めて薄い酸化膜と窒化膜とを被着し、そ
の酸化膜と窒化膜とに開口を設け、その開口より基板を
エッチングすることによりストライプの深い溝を形成
し、深い溝の側表面を酸化することにより形成した厚い
酸化膜領域である。従って、この厚い酸化膜領域１８、
１９は、溝の深さに相当する厚さの酸化膜であり、結晶
欠陥や熱歪みを半導体基板中に発生することなくＬＯＣ
ＯＳ法で形成されたフィールド酸化膜２０よりも厚い絶
縁膜領域が得られる。特にボンディングパッド下面の浮
遊容量を大幅に低減することができる。
【００１３】図３乃至６は、シリコン半導体基板をエッ
チングすることにより形成した、各種のストライプ状の
深い溝のパターンを示す。符号２１は、シリコンの基板
がエッチングされずに残ったストライプ部分を示し、符
号２２はシリコン基板がエッチングにより除去された溝
部分を示す。本実施例では、ストライプ部分２１とエッ
チングされた溝部分２２の幅はそれぞれ約１μ程度であ
り、溝の深さは２μ程度である。厳密には、酸化膜はシ
リコン基板内方に向かって成長する割合と、シリコン基
板外方に向かって成長する割合との比が、 ０．９／１．１ である。このため、溝部分の幅Ｓとストライプ部分の幅
Ｌとの比を Ｌ／Ｓ＝０．９μｍ／１．１μｍ とすることにより、ストライプ部分が両側から丁度酸化
されたときに、ストライプ間の溝部分が外方に成長する
酸化膜で丁度埋められる。
チングすることにより形成した、各種のストライプ状の
深い溝のパターンを示す。符号２１は、シリコンの基板
がエッチングされずに残ったストライプ部分を示し、符
号２２はシリコン基板がエッチングにより除去された溝
部分を示す。本実施例では、ストライプ部分２１とエッ
チングされた溝部分２２の幅はそれぞれ約１μ程度であ
り、溝の深さは２μ程度である。厳密には、酸化膜はシ
リコン基板内方に向かって成長する割合と、シリコン基
板外方に向かって成長する割合との比が、 ０．９／１．１ である。このため、溝部分の幅Ｓとストライプ部分の幅
Ｌとの比を Ｌ／Ｓ＝０．９μｍ／１．１μｍ とすることにより、ストライプ部分が両側から丁度酸化
されたときに、ストライプ間の溝部分が外方に成長する
酸化膜で丁度埋められる。
【００１４】図３は、ストライプパターンを円環（リン
グ）状に形成したものである。ボンディングパッドの下
面の全体の領域をこのような円環状の幅約１μの溝を形
成し、その後溝側表面を酸化することによりストライプ
を形成した領域の全体全面を厚い酸化膜領域とすること
ができる。図４は同様にストライプパターンを角帯状に
形成した場合である。図５は、ストライプのパターンを
細帯状に形成した場合である。図７はストライプパター
ンをセル・メッシュ状に形成した場合である。尚、スト
ライプのパターンは、ストライプ部分がその両側から丁
度酸化されたときに、丁度溝が酸化膜で埋まるような、
寸法比であればよいので、図３及び図６に示す以外に
も、種々の変形実施例が可能である。
グ）状に形成したものである。ボンディングパッドの下
面の全体の領域をこのような円環状の幅約１μの溝を形
成し、その後溝側表面を酸化することによりストライプ
を形成した領域の全体全面を厚い酸化膜領域とすること
ができる。図４は同様にストライプパターンを角帯状に
形成した場合である。図５は、ストライプのパターンを
細帯状に形成した場合である。図７はストライプパター
ンをセル・メッシュ状に形成した場合である。尚、スト
ライプのパターンは、ストライプ部分がその両側から丁
度酸化されたときに、丁度溝が酸化膜で埋まるような、
寸法比であればよいので、図３及び図６に示す以外に
も、種々の変形実施例が可能である。
【００１５】次に、図７乃至１３を参照しながら厚い酸
化膜の形成方法について説明する。図７に示すように、
まずシリコン半導体基板１１に薄い酸化膜２５を被着
し、同様に窒化膜２６を気相成長により被着する。酸化
膜の厚さは５００Å程度が、窒化膜の厚さは１０００Å
程度が好ましい。次に、図８に示すようにその上にノン
ドープの酸化膜２７を同様に気相成長により被着する。
その厚さは、２０００〜３０００Åであることが好まし
い。
化膜の形成方法について説明する。図７に示すように、
まずシリコン半導体基板１１に薄い酸化膜２５を被着
し、同様に窒化膜２６を気相成長により被着する。酸化
膜の厚さは５００Å程度が、窒化膜の厚さは１０００Å
程度が好ましい。次に、図８に示すようにその上にノン
ドープの酸化膜２７を同様に気相成長により被着する。
その厚さは、２０００〜３０００Åであることが好まし
い。
【００１６】次に、レジストパターニングを行う。これ
はまずフォトレジスト２８を全面に塗布し、前述した図
３及び図６に示すストライプパターンを有するマスクに
従って露光し、現像することにより図９に示すレジスト
パターン２８を形成する。このレジストパターンの幅及
び開口部の幅は本実施例においてはそれぞれ１．１／
０．９μｍ程度である。そして、レジストパターン２８
をマスクとしてノンドープ酸化膜２７、シリコン窒化膜
２６及び酸化膜２５をドライエッチングする。そして、
フォトレジスト膜２８を除去する。この段階を図１０に
示す。
はまずフォトレジスト２８を全面に塗布し、前述した図
３及び図６に示すストライプパターンを有するマスクに
従って露光し、現像することにより図９に示すレジスト
パターン２８を形成する。このレジストパターンの幅及
び開口部の幅は本実施例においてはそれぞれ１．１／
０．９μｍ程度である。そして、レジストパターン２８
をマスクとしてノンドープ酸化膜２７、シリコン窒化膜
２６及び酸化膜２５をドライエッチングする。そして、
フォトレジスト膜２８を除去する。この段階を図１０に
示す。
【００１７】そして、ノンドープシリコン酸化膜２７を
マスクとして、シリコン半導体基板１１を異方性エッチ
ングして深さ２μｍ程度の溝２２を形成する。この段階
で、シリコン半導体基板１１にストライプ部分２１及び
溝部分２２が形成される。これを図１１に示す。次に酸
化膜２７を除去した状態（図１２参照）、又は酸化膜を
残した状態（図１１参照）で酸化に入る。これらの窒化
膜等は、酸化終了後に除去する。
マスクとして、シリコン半導体基板１１を異方性エッチ
ングして深さ２μｍ程度の溝２２を形成する。この段階
で、シリコン半導体基板１１にストライプ部分２１及び
溝部分２２が形成される。これを図１１に示す。次に酸
化膜２７を除去した状態（図１２参照）、又は酸化膜を
残した状態（図１１参照）で酸化に入る。これらの窒化
膜等は、酸化終了後に除去する。
【００１８】そして、ストライプ状に形成されたシリコ
ン基板をＬＯＣＯＳ法と同様なウェット酸化条件により
酸化する。酸化はストライプ２１の表面から徐々に進行
し、ストライプ２１内部に広がると共に溝２２側にも酸
化膜が成長し、図１３に示すように溝部分２２の幅が徐
々に狭くなる。そして、更に酸化が進行すると図１４に
示すように、ストライプ部分２１が両側から丁度酸化さ
れると共に、溝部分２２が完全に埋まり、厚い酸化膜１
８，１９が形成される。この厚い酸化膜１８、１９は、
その周辺部とほとんど段差が無く、平坦に形成できる。
従って、電極配線を容易に形成できる。
ン基板をＬＯＣＯＳ法と同様なウェット酸化条件により
酸化する。酸化はストライプ２１の表面から徐々に進行
し、ストライプ２１内部に広がると共に溝２２側にも酸
化膜が成長し、図１３に示すように溝部分２２の幅が徐
々に狭くなる。そして、更に酸化が進行すると図１４に
示すように、ストライプ部分２１が両側から丁度酸化さ
れると共に、溝部分２２が完全に埋まり、厚い酸化膜１
８，１９が形成される。この厚い酸化膜１８、１９は、
その周辺部とほとんど段差が無く、平坦に形成できる。
従って、電極配線を容易に形成できる。
【００１９】超高周波トランジスタの製造に当たって
は、ボンディングパッドの配置部分に、前述した厚さ約
２μｍの酸化膜をまず形成する。次に通常のＬＯＣＯＳ
法によりフィールド酸化膜を形成する。そして、アクテ
ィブ領域にベース及びエミッタの拡散領域を形成する。
次に、配線電極材料をスパッタリング等により被着し
て、レジストパターニングにより、ボンディングパッド
を含めた配線電極を形成する。
は、ボンディングパッドの配置部分に、前述した厚さ約
２μｍの酸化膜をまず形成する。次に通常のＬＯＣＯＳ
法によりフィールド酸化膜を形成する。そして、アクテ
ィブ領域にベース及びエミッタの拡散領域を形成する。
次に、配線電極材料をスパッタリング等により被着し
て、レジストパターニングにより、ボンディングパッド
を含めた配線電極を形成する。
【００２０】尚、フィールド酸化膜の形成は、本発明の
厚い酸化膜の形成時に、ストライプパターンの形成に利
用した窒化膜を用いて、同時に行うようにしてもよい。
係る製造工程によれば、ストライプパターンの溝部形成
の工程が増加するだけで、本発明の厚い酸化膜を備えた
半導体装置を製造することができる。
厚い酸化膜の形成時に、ストライプパターンの形成に利
用した窒化膜を用いて、同時に行うようにしてもよい。
係る製造工程によれば、ストライプパターンの溝部形成
の工程が増加するだけで、本発明の厚い酸化膜を備えた
半導体装置を製造することができる。
【００２１】尚、以上の実施例の説明はストライプ部分
及び溝部分の幅を約１μｍ程度としたが、微細加工技術
の進歩によりストライプ部分の幅及び溝部分の幅をより
を狭くすることにより、更に酸化時間が短縮され、結晶
欠陥の発生等の問題を低減することができる。
及び溝部分の幅を約１μｍ程度としたが、微細加工技術
の進歩によりストライプ部分の幅及び溝部分の幅をより
を狭くすることにより、更に酸化時間が短縮され、結晶
欠陥の発生等の問題を低減することができる。
【００２２】又、上述した実施例においては、シリコン
基板のエッチングを、ノンドープ酸化膜をマスクとして
行う例について説明したが、シリコン窒化膜／酸化膜を
エッチングする時のレジストをマスクとしてエッチング
するようにしても勿論良い。
基板のエッチングを、ノンドープ酸化膜をマスクとして
行う例について説明したが、シリコン窒化膜／酸化膜を
エッチングする時のレジストをマスクとしてエッチング
するようにしても勿論良い。
【００２３】又、上述した実施例ではボンディングパッ
ドの部分のみを本発明の厚い酸化膜で形成したが、電極
配線の下部全体、或いはアクティブ領域を除くチップ全
体にわたって本発明の厚い酸化膜としても良い。このよ
うにすることによって、チップの表面が平坦化され、段
差が無くなることにより微細パターンの電極配線が容易
となる。
ドの部分のみを本発明の厚い酸化膜で形成したが、電極
配線の下部全体、或いはアクティブ領域を除くチップ全
体にわたって本発明の厚い酸化膜としても良い。このよ
うにすることによって、チップの表面が平坦化され、段
差が無くなることにより微細パターンの電極配線が容易
となる。
【００２４】
【発明の効果】以上に説明したように本発明の厚い酸化
膜の形成方法によれば、ストライプ部分の溝の深さのコ
ントロールにより、必要な酸化膜の厚さを稼ぐことがで
きる。そして、この時の酸化条件は、本実施例では通常
のＬＯＣＯＳ法による１２０００Å成長時の酸化時間で
よく、高温長時間の酸化に伴う結晶欠陥の発生は、通常
のＬＯＣＯＳ酸化法におけるのと同程度に抑えることが
できる。
膜の形成方法によれば、ストライプ部分の溝の深さのコ
ントロールにより、必要な酸化膜の厚さを稼ぐことがで
きる。そして、この時の酸化条件は、本実施例では通常
のＬＯＣＯＳ法による１２０００Å成長時の酸化時間で
よく、高温長時間の酸化に伴う結晶欠陥の発生は、通常
のＬＯＣＯＳ酸化法におけるのと同程度に抑えることが
できる。
【００２５】又、本発明の厚い酸化膜の形成方法によれ
ば、酸化がストライプ部分の表面から基板の表面方向に
進行するため、基板の上面方向への盛り上がり成長がほ
とんど無い。このため、本発明の酸化方法を用いること
により、厚い酸化膜を、その周辺に対してほぼ平坦な面
に形成することができる。
ば、酸化がストライプ部分の表面から基板の表面方向に
進行するため、基板の上面方向への盛り上がり成長がほ
とんど無い。このため、本発明の酸化方法を用いること
により、厚い酸化膜を、その周辺に対してほぼ平坦な面
に形成することができる。
【００２６】又、本発明の厚い酸化膜を用いた超高周波
トランジスタ等の半導体装置は、比較的面積が大きいボ
ンディングパッド部分の下部に、上述した厚い酸化膜を
用いることにより、電極配線の浮遊容量を著しく低減す
ることができ、パワーゲイン特性等の高周波特性を改善
することができる。そして、表面が平坦で、且つ十分な
厚さの酸化膜を得ることができることから、電極配線は
単層構造で十分であり、製造工程を簡素化することがで
きる。
トランジスタ等の半導体装置は、比較的面積が大きいボ
ンディングパッド部分の下部に、上述した厚い酸化膜を
用いることにより、電極配線の浮遊容量を著しく低減す
ることができ、パワーゲイン特性等の高周波特性を改善
することができる。そして、表面が平坦で、且つ十分な
厚さの酸化膜を得ることができることから、電極配線は
単層構造で十分であり、製造工程を簡素化することがで
きる。
【００２７】更に、ボンディングパッド直下以外のフィ
ールド領域を通常のＬＯＣＯＳ酸化法で得る場合には、
フィールド領域の酸化膜厚を従来の厚さの半分程度で十
分な高周波特性が得られる。このため、酸化時間、温度
等を低減することができ、バーズビーグによる結晶欠陥
等の発生を抑制することができる。総じて本発明によれ
ば、厚い酸化膜を備えることにより高周波特性の改善さ
れた超高周波トランジスタ等を、より高い品質で製造す
ることが可能となる。
ールド領域を通常のＬＯＣＯＳ酸化法で得る場合には、
フィールド領域の酸化膜厚を従来の厚さの半分程度で十
分な高周波特性が得られる。このため、酸化時間、温度
等を低減することができ、バーズビーグによる結晶欠陥
等の発生を抑制することができる。総じて本発明によれ
ば、厚い酸化膜を備えることにより高周波特性の改善さ
れた超高周波トランジスタ等を、より高い品質で製造す
ることが可能となる。
【図１】本発明の一実施例の超高周波トランジスタチッ
プのパターン図。
プのパターン図。
【図２】図１における超高周波トランジスタの部分断面
図。
図。
【図３】本発明の一実施例の円環状のストライプパター
ンの説明図。
ンの説明図。
【図４】本発明の一実施例の角帯状のストライプパター
ンの説明図。
ンの説明図。
【図５】本発明の一実施例の細帯状のストライプパター
ンの説明図。
ンの説明図。
【図６】本発明の一実施例の酸化前のセル・メッシュ状
のストライプパターンの説明図。
のストライプパターンの説明図。
【図７】本発明の一実施例の厚い酸化膜を形成する工程
の説明図。
の説明図。
【図８】本発明の一実施例の厚い酸化膜を形成する工程
の説明図。
の説明図。
【図９】本発明の一実施例の厚い酸化膜を形成する工程
の説明図。
の説明図。
【図１０】本発明の一実施例の厚い酸化膜を形成する工
程の説明図。
程の説明図。
【図１１】本発明の一実施例の厚い酸化膜を形成する工
程の説明図。
程の説明図。
【図１２】本発明の一実施例の厚い酸化膜を形成する工
程の説明図。
程の説明図。
【図１３】本発明の一実施例の厚い酸化膜を形成する工
程の説明図。
程の説明図。
【図１４】本発明の一実施例の厚い酸化膜を形成する工
程の説明図。
程の説明図。
Claims (2)
- 【請求項１】 半導体基板上に酸化膜と窒化膜とを被着
し、該酸化膜と窒化膜に開口を設け、該開口より前記基
板をエッチングすることによりストライプ状の深い溝を
形成し、該深い溝の側表面を酸化することにより、前記
ストライプ状の基板部分を酸化して、前記溝の深さに相
当する厚みの酸化膜を形成することを特徴とした酸化膜
の形成方法。 - 【請求項２】 前記請求項１に記載の厚い酸化膜を少な
くともボンディングパッドの下面に備えることを特徴と
した半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP25387695A JP3162970B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25387695A JP3162970B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0997790A true JPH0997790A (ja) | 1997-04-08 |
| JP3162970B2 JP3162970B2 (ja) | 2001-05-08 |
Family
ID=17257367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25387695A Expired - Fee Related JP3162970B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3162970B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10302623A1 (de) * | 2003-01-23 | 2004-08-05 | Infineon Technologies Ag | Halbleiterstruktur mit einer reduzierten Anschlußkapazität sowie ein Verfahren zum Herstellen der Halbleiterstruktur |
| JP2005223325A (ja) * | 2004-02-09 | 2005-08-18 | Semiconductor Components Industries Llc | 基板に対して低減した容量を有する半導体装置および方法 |
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-
1995
- 1995-09-29 JP JP25387695A patent/JP3162970B2/ja not_active Expired - Fee Related
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| WO2026146557A1 (ja) * | 2024-12-31 | 2026-07-09 | ＡＴＩ Ｊａｐａｎ 株式会社 | 酸化シリコン膜をもつシリコン基板の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3162970B2 (ja) | 2001-05-08 |
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