JPS59184794A - 半導体結晶成長法 - Google Patents
半導体結晶成長法Info
- Publication number
- JPS59184794A JPS59184794A JP58058131A JP5813183A JPS59184794A JP S59184794 A JPS59184794 A JP S59184794A JP 58058131 A JP58058131 A JP 58058131A JP 5813183 A JP5813183 A JP 5813183A JP S59184794 A JPS59184794 A JP S59184794A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- region
- semiconductor
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
並業上の利用分野
本発明は半導体結晶成長法に関するものである。
従来例の・１１″Ｉ）成とその問題点
ノ毘
半・ｊｔ体論理回路のＩＣ化とその高密度化、高妾１皮
化に伴い、素子間分前の答易なｍ −ｖ族半導体の利用
が進められている。
化に伴い、素子間分前の答易なｍ −ｖ族半導体の利用
が進められている。
従来Ｓｉを梠イー１と（７て１３１１発が進められてい
た論理ＩＣは、ＩＩＩ−Ｖ族化合物半導体の一和トであ
るＧａＡｓ ’ｚ）用いたマイクロ波ＧａＡｓ Ｆ Ｅ
Ｔの性能改良が進むにつれて、高速論理回路てばＧａ
Ａｓがその研究開発の主流になろうとしている。ＧａＡ
ｓ ＩＣは同じ消費電力を許すならばＳｉ Ｉ Ｃの１
０倍以上の高速動作が可能と考えられ、最近でに」ニギ
ノｊビットロジックと呼ばれる新しい分野を開いている
。
た論理ＩＣは、ＩＩＩ−Ｖ族化合物半導体の一和トであ
るＧａＡｓ ’ｚ）用いたマイクロ波ＧａＡｓ Ｆ Ｅ
Ｔの性能改良が進むにつれて、高速論理回路てばＧａ
Ａｓがその研究開発の主流になろうとしている。ＧａＡ
ｓ ＩＣは同じ消費電力を許すならばＳｉ Ｉ Ｃの１
０倍以上の高速動作が可能と考えられ、最近でに」ニギ
ノｊビットロジックと呼ばれる新しい分野を開いている
。
またｌ１ｌ−Ｖ族半導体は、半絶縁性と呼ばれる比抵抗
１０７〜１０９Ｑ−ｃｍの結晶が得られ、ＩＣ化におい
て、素子間分離がＳｉより容易である。しかし、従来の
ＩＩＩ−Ｖ族半導体の素子間分所（法としては（１）メ
ザ分耶、（２）イオン注入による半絶縁層形成法、（３
）選択イオン注入による半絶縁基板内への活性層形成法
などが考えられているが、いずれも欠点を持っている。
１０７〜１０９Ｑ−ｃｍの結晶が得られ、ＩＣ化におい
て、素子間分離がＳｉより容易である。しかし、従来の
ＩＩＩ−Ｖ族半導体の素子間分所（法としては（１）メ
ザ分耶、（２）イオン注入による半絶縁層形成法、（３
）選択イオン注入による半絶縁基板内への活性層形成法
などが考えられているが、いずれも欠点を持っている。
つ捷り（１）メザ分離でに１八表向の凹凸が激しいため
微細加工がＭｌｌかしく、メザの段のところで配線かつ
ながらない、いわゆるパ段切し″が起こりやすく、高年
イ；１１Ｇに向いてい厚い、１（２）イオン注入による
半絶縁層形成法附、、半絶縁体になった注入層が６００
℃以上の熱処理を受けるともとの低抵抗層にもどり１分
断１を保（’；’ｊ−１−るため熱処理工程を行なえな
い欠点がある。（３）選択イオンＬＩＥ人による半絶縁
基板上への活性層の形成法では、素子間分離は容易に得
られるが、逆に基板結晶によυＦＥＴ特性が決１す、現
状では基板の残留不純物量、結晶欠陥密度、熱安定性な
ど満足できる水準に達していないことが問題となってい
る。
微細加工がＭｌｌかしく、メザの段のところで配線かつ
ながらない、いわゆるパ段切し″が起こりやすく、高年
イ；１１Ｇに向いてい厚い、１（２）イオン注入による
半絶縁層形成法附、、半絶縁体になった注入層が６００
℃以上の熱処理を受けるともとの低抵抗層にもどり１分
断１を保（’；’ｊ−１−るため熱処理工程を行なえな
い欠点がある。（３）選択イオンＬＩＥ人による半絶縁
基板上への活性層の形成法では、素子間分離は容易に得
られるが、逆に基板結晶によυＦＥＴ特性が決１す、現
状では基板の残留不純物量、結晶欠陥密度、熱安定性な
ど満足できる水準に達していないことが問題となってい
る。
発明の目的
本発明はかかるＩｌｌ ＝Ｖ族化合物半導体の素子間公
邸（を牲易にＶＯることができる半、９体結晶成長法を
従供するものである 発明の構成 本発明は、ｍ−ｖ族化合物半導体またはｉｌｌ −Ｖ族
化合物半導体の混晶からなる基板の表面の所定の領域に
荷電粒子もしくは中性子を注入した後。
邸（を牲易にＶＯることができる半、９体結晶成長法を
従供するものである 発明の構成 本発明は、ｍ−ｖ族化合物半導体またはｉｌｌ −Ｖ族
化合物半導体の混晶からなる基板の表面の所定の領域に
荷電粒子もしくは中性子を注入した後。
熱処理を施さずに、前記基板の上に、ＭＢＥ法によりＩ
ＩＩ −Ｖ族化合物半導体またはＩＩＩ −Ｖ族化合物
半導の混晶を成長する半導体結晶成長法である。
ＩＩ −Ｖ族化合物半導体またはＩＩＩ −Ｖ族化合物
半導の混晶を成長する半導体結晶成長法である。
実施例の説明
以下５本発明の構成を実施例をあげて説明する。
第１図及び第２図は本発明により素子分１４１１を行な
ったＦＥＴの断面図及びその）ζターン図である。
ったＦＥＴの断面図及びその）ζターン図である。
半絶縁性ＯｒドープＧａ Ａｓ基板１上にホトレジスト
で活性層を設ける領域を隠し、その他の分離層領域とな
る部分露出せしめイオン注入を行い、分離層領域２を形
成する。注入イオンばＢ＋で加；ＩＩｓ電圧ば１００
ＫｅＶ 、ドーズｉｔｔは１×１０１５Ｃ７にシた。こ
の条件でイオン注入された基板は、イオンによりアモル
ファス化し、不規則な配列の構造となる。この構造は熱
処理を行なわない限り変化しない。このようにして得ら
れた基板上にＭＢＥ法を用いて活性層（ｎ−ＧａＡｓ層
） ３ ’ｆ ３０００人成長せしめる。この時の基板
温度（は５８０℃、各セル温度はＧａ １１０００Ｇ、
Ａ３２４５℃＋５ｎ７８０℃で９分１５秒の成長である
。この時ｌ占性層３の不純物濃度はＩ Ｘ １０ （
Ｉｎ である・アモルファス化した領域２上へ成長す
るＧａＡｓ層４は膜厚は活性層３と同じであるが、活性
層３が！’、ｐ−エピタキシャル層で半導体７Ｉ！Ｊ性
を示すのに対してＧａＡｓ層４は多結晶のため高抵抗で
ある。
で活性層を設ける領域を隠し、その他の分離層領域とな
る部分露出せしめイオン注入を行い、分離層領域２を形
成する。注入イオンばＢ＋で加；ＩＩｓ電圧ば１００
ＫｅＶ 、ドーズｉｔｔは１×１０１５Ｃ７にシた。こ
の条件でイオン注入された基板は、イオンによりアモル
ファス化し、不規則な配列の構造となる。この構造は熱
処理を行なわない限り変化しない。このようにして得ら
れた基板上にＭＢＥ法を用いて活性層（ｎ−ＧａＡｓ層
） ３ ’ｆ ３０００人成長せしめる。この時の基板
温度（は５８０℃、各セル温度はＧａ １１０００Ｇ、
Ａ３２４５℃＋５ｎ７８０℃で９分１５秒の成長である
。この時ｌ占性層３の不純物濃度はＩ Ｘ １０ （
Ｉｎ である・アモルファス化した領域２上へ成長す
るＧａＡｓ層４は膜厚は活性層３と同じであるが、活性
層３が！’、ｐ−エピタキシャル層で半導体７Ｉ！Ｊ性
を示すのに対してＧａＡｓ層４は多結晶のため高抵抗で
ある。
つ捷り、熱処理によって分離層領域２の！１４性が変化
するが＋ ＧａＡｓ層４は変化しない。本実施例ては２
Ｘ １０３Ω・ｃｍが得られた。半絶縁性ＧａＡｓ基
板１と西抵抗ＧａＡｓ層４とで四重れた活性層部分５は
完全に他のＴτＩＳ分と隔離されるため、この領賊内に
作られた素子は独立に動作し得る。よってドレイン電極
Ｙ極６とソース電極７、ケート電極８を形り又すること
によりＧａＡｓＭＥＳＦＥＴがイ好られる。
するが＋ ＧａＡｓ層４は変化しない。本実施例ては２
Ｘ １０３Ω・ｃｍが得られた。半絶縁性ＧａＡｓ基
板１と西抵抗ＧａＡｓ層４とで四重れた活性層部分５は
完全に他のＴτＩＳ分と隔離されるため、この領賊内に
作られた素子は独立に動作し得る。よってドレイン電極
Ｙ極６とソース電極７、ケート電極８を形り又すること
によりＧａＡｓＭＥＳＦＥＴがイ好られる。
このＭＦ、５ＦＥＴは複数個隣接して作る事が可能であ
り、それらを配線することにより高集積度の論理ＩＣが
作成てきる。又、 、 ＧａＡｓ基板１内にアモルファ
ス化した分離層領域２に溝を設け、中に５ｉ０２ など
異物質を充てんする構造も可能であるが、基板面と全く
一致させることは極めて難しく、基板面と段差がつけば
メサ分離法同様に段切れ“が起こり＼゛ずくなる。
り、それらを配線することにより高集積度の論理ＩＣが
作成てきる。又、 、 ＧａＡｓ基板１内にアモルファ
ス化した分離層領域２に溝を設け、中に５ｉ０２ など
異物質を充てんする構造も可能であるが、基板面と全く
一致させることは極めて難しく、基板面と段差がつけば
メサ分離法同様に段切れ“が起こり＼゛ずくなる。
以上木火施例ヤ述べたように、イオン注入後熱処理ｆ：
施さず成長を行なうことにより、平坦な平ｉ／＋ｉ ｆ
、１有し、熱処理によっても変成しない素子分離が可能
となった。なお本発明は活性層の４２才・１としてｉ（
［ＧａＡｓに限らすＩｎＰ、 ＩｎＧａＡｓ ｉどすべ
てのｎｌ −Ｖ族化合物半／ｎ゛体の使用が可能である
。またイオン材料もＢ＋に限らすｋｒ”−、Ｈ＋、 Ｆ
ｅ−’−，０’−などＧａＡｓのドーパントとならない
利料ならすべて使用可能である。同様に中イイ１．子や
電子の使用１もｉ、ｉ１能である。加速電圧、ドーズ−
：１；°は実施例に示したものに限られるわけではない
。
施さず成長を行なうことにより、平坦な平ｉ／＋ｉ ｆ
、１有し、熱処理によっても変成しない素子分離が可能
となった。なお本発明は活性層の４２才・１としてｉ（
［ＧａＡｓに限らすＩｎＰ、 ＩｎＧａＡｓ ｉどすべ
てのｎｌ −Ｖ族化合物半／ｎ゛体の使用が可能である
。またイオン材料もＢ＋に限らすｋｒ”−、Ｈ＋、 Ｆ
ｅ−’−，０’−などＧａＡｓのドーパントとならない
利料ならすべて使用可能である。同様に中イイ１．子や
電子の使用１もｉ、ｉ１能である。加速電圧、ドーズ−
：１；°は実施例に示したものに限られるわけではない
。
発明の効果
以上のように１本発明は、１１１−■族化合物半；、１
ｌｌ一体結晶の表面の所定の領域に荷電粒子寸だにＬ中
性子を注入し、この基板の上に半導体結晶ｆ １ｊ１４
ＪＣする半導体結晶成長法であり、平坦な平面を・有
するとともに熱処理によっても特性の変化しないＴ）、
１１体結晶を成長させることができる。
ｌｌ一体結晶の表面の所定の領域に荷電粒子寸だにＬ中
性子を注入し、この基板の上に半導体結晶ｆ １ｊ１４
ＪＣする半導体結晶成長法であり、平坦な平面を・有
するとともに熱処理によっても特性の変化しないＴ）、
１１体結晶を成長させることができる。
第１図は本発明の一実施例＋ｒｃよるＧａＡｓ ＭＥＳ
ＦＥＴの断面図、第２図はそのパターン図ヲ／ｊ＜す。 １・・・・・・半絶縁性Ｃｒ ドープＧａＡ ｓ基板
、２・・イオン注入によりアモルファス化した分離層領
１或。 ３・・・・・・活性層、４・・・・・面抵抗ＧａＡｓ層
、６−・−・ドレイン電極、７・・・・・・ソースＴＩ
Ｅ極、８・・・・・・ゲート１１Ｊ、悼・ 代理人の氏名 弁２１１士 中 尾 敏 力 ほか１名
第２図
ＦＥＴの断面図、第２図はそのパターン図ヲ／ｊ＜す。 １・・・・・・半絶縁性Ｃｒ ドープＧａＡ ｓ基板
、２・・イオン注入によりアモルファス化した分離層領
１或。 ３・・・・・・活性層、４・・・・・面抵抗ＧａＡｓ層
、６−・−・ドレイン電極、７・・・・・・ソースＴＩ
Ｅ極、８・・・・・・ゲート１１Ｊ、悼・ 代理人の氏名 弁２１１士 中 尾 敏 力 ほか１名
第２図
Claims (1)
- 【特許請求の範囲】 ＩＩ −Ｖ族化合物半導体またばＩＩＩ−Ｖ族化合物半
導体の混晶からなる基板の表面の所定の領域に。 荷電粒子寸たけ中性子を注入し、熱処理を施さないで前
記基板の上に、ＭＢＥ法によりＩＩＩ−Ｖ族化合物半導
体層寸たばＩｌｌ −Ｖ族化合物半導体の混晶層を成長
することを持仏とする半導体結晶成長法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058131A JPS59184794A (ja) | 1983-04-01 | 1983-04-01 | 半導体結晶成長法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058131A JPS59184794A (ja) | 1983-04-01 | 1983-04-01 | 半導体結晶成長法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184794A true JPS59184794A (ja) | 1984-10-20 |
Family
ID=13075424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058131A Pending JPS59184794A (ja) | 1983-04-01 | 1983-04-01 | 半導体結晶成長法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184794A (ja) |
-
1983
- 1983-04-01 JP JP58058131A patent/JPS59184794A/ja active Pending
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