JPH03225848A - 半導体集積回路のブロック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にブロックの回路構
成に関する。

〔従来の技術〕

従来、この種の半導体集積回路の基本機能を構成し、同
等の駆動能力を有するブロックの回路構成は、１種類の
トランジスタ幅Ｗで基本ブロックの回路を構成している
場合には、ブロックの出力段のトランジスタ幅Ｗと出力
段以外のトランジスタ＠Ｗは同じ寸法のトランジスタを
使用していた。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路のブロック回路は、１種
類のトランジスタ幅Ｗでブロックの回路を構成している
場合には、ブロックの出力段のトランジスタ幅Ｗと出力
段以外のトランジスタ幅Ｗは同じ寸法のトランジスタを
使用しているため、入力の容量であるＦａｎ−ｉｎ容量
が大きくなるという欠点がある。またブロックの面積も
大きくなるという欠点がある。

また、回路の負荷によりブロックの選択がなされないと
きには、ブロックの軽い場合１重い場合によりブロック
面積、ブロックの遅延時間、　Ｆａｎｎ容金の最適化が
なされないという欠点もある。

本発明の目的は、基本機能を構成し、同等の駆動能力を
有するブロック回路において、ブロック回路のＦａｎ−
ｉｎ容量が小さくかつ、ブロックの面積が小さい回路を
提供することにある。また、本発明の他の目的はブロッ
クのＡタイプ、Ｂタイツの選択を行ない、同一チップ上
にＡ、Ｂタイプを混在させて配置させることによりブロ
ック面積。

ブロックの遅延時間、　Ｆａｎ−ｉｎ容量の上で最適化
された回路を提供することにある。

〔課題を解決するための手段〕

本発明によれば半導体集積回路の基本機能を構成し、同
等の駆動能力を有するブロック回路において、出力段以
外のトランジスタはゲート幅Ｗのトランジスタにより構
成され、出力段および次段の負荷の大きい部分には、ゲ
ート幅Ｗのｎ倍の寸法を有するトランジスタにより構成
されるブロック回路を有している半導体集積回路を得る
。

また、本発明によれば半導体集積回路の基本機能を構成
し、同等の駆動能力を有するブロック回路において、出
力段以外のトランジスタは、ゲート幅Ｗ１のトランジス
タにより構成され、出力段および次段の負荷の大きい部
分には、前記ゲート幅Ｗｌのｎ倍の寸法を有するトラン
ジスタにより構成された第１のブロック回路とゲートｌ
ｌｌｉｇＷ２の第１のトランジスタのゲート、ソース、
トレインの各々が、前記ゲート幅Ｗ２の第２のトランジ
スタのゲート、ソース、トレインおよび第ｍ番目のトラ
ンジスタのゲ′−ト、ソース、ドレインのそれぞれに接
続された回路構成を組み合わせることにより、構成され
た第２のブロック回路とが混在して使用される半導体集
積回路を得る。

この後者の半導体集積回路においては、第１゜第２のブ
ロック回路の選択は、ブロックの負荷が重い場合、また
はブロックの負荷が軽い場合でも面積を小さくしたいが
、スピードは遅くてもよい場合には第１のブロック回路
を、ブロックの負荷が軽い場合には第２のブロック回路
を使用する。

口実流側〕 次に本発明について図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例を示す論理レベル
の回路図、第１図（ｂ）は本発明のこの第１の実施例を
示すトランジスタレベルの回路図であり、基本機能を構
成するブロックである。本実施例は、ブロックの入力端
子１，２，３，４，５゜６が複合ゲート素子１２，１３
．１４の入力にそれぞれ接続されインバータエ５の入力
が複合ゲーごＪ子１２，１３．１４の出力に接続され、
インバータ１６の入力がインバータ１５の出力に接続さ
れ、インバータ１６の出力がブロックの出力端子７に接
続されている。

第１　図ｂ）のトランジスタレベルの回路図は、第１図
ａ）の論理レベルの回路をトランジスタレベルに変換し
たものである。複合ゲート素子１２，１３゜１４とイン
バータ１５は基本寸法のゲート幅Ｗのトランジスタによ
り構成され、出力段論理素子１６は基本寸法のゲート幅
Ｗの２倍のトランジスタにより構成されている。同様の
構成を第３図（ａ）。

（ｂ）　、　（ｃ）に示すが、この従来例では２４トラ
ンジスタで構成されているものが、本実施例では１８ト
ランジスタで構成することができ、素子数が小さくなり
、面積もせまくなる。またブロックの入力容量であるＦ
ａｎ−ｉｎ容量を基本寸法のゲート幅Ｗのトランジスタ
をＦａｎ−ｉｎ＝　１として比較すると、従来ブロック
の入力端子のＦａｎ−ｉｎ容量が２”であるのに対し、
本特許の場合はＦａｎ−ｉｎ容量が“１“となり半分の
値となる。しかも駆動能力については従来技術と本発明
ではほぼ同等である。

次に本発明の第２の実施例によれば、第１図（ａ）　、
　（ｂ）に示す第１のブロック回路と第２図（ａ）　、
　（ｂ）で示す第２のブロック回路とが同一チップ上で
混在して使用されている。すなわち、第１図（ａ）の回
路の接続は、ブロックの入力端子ｌ。

２．３，４，５．６が複合ゲート素子１２，１３゜１４
０入力にそれぞれ接続されインバータ１５の入力が複合
ゲート素子１２，１３．１４の出力に接続され、インバ
ータ１６０入力がインバータ１５の出力に接続され、イ
ンバータ１６の出力がブロックの出力端子７に接続され
ている。なお１２゜１３．１４，１５素子はゲート幅Ｗ
１の寸法のトランジスタで構成され、インバータ１６素
子はゲート幅Ｗｌの２倍の寸法のトランジスタを構成さ
れている。

第２図（ａ）の回路の接続は、基本寸法Ｗｌの第１のト
ランジスタのゲート、ソース、ドレインが基本寸法Ｗ１
の第２のトランジスタのゲート。

ソース、ドレインにそれぞれ接続された回路構成をＰｃ
ｈ）ランジスタロ対、Ｎｃｈ）ランジスタロ対で作成し
組み合わせることによって６人力。

１出力の複合ゲートを構成したものである。

同一機能であるこれら２種類の基本ブロックはｌチップ
上に混在して使用され、ブロックの負荷が重い場合、ま
たはブロックの負荷が軽い場合でも面積が小さくしたい
が、スピードは遅くテモよい場合には、第１図の基本ブ
ロックを使用する。

またブロックの負荷が軽い場合には第２図の基本ブロッ
クを使用し、ブロックの負荷等の条件により、ブロック
面積、ブロックの遅延時間、　Ｆａｎ−ｉｎ容量の条件
を最適化してｌチップ上に２つの基本ブロックを混在す
ることができる。

第３図は本発明の第３の実施例を示す論理レベル回路図
である。第３図の回路の接続は、ブロックの入力端子１
，２，３，４，５．６が複合ゲート素子２０，２１．２
２の入力にそれぞれ接続され、インバータ、２３の入力
が複合ゲート素子２０゜２１．２２の出力に接続され、
インバータ２４０入力がインバータ２３の出力に接続さ
れ、インバータ２４の出力がブロックの出力端子７に接
続されている。複合ゲート素子２０，２１．２２は基本
寸法のトランジスタで構成され、インバータ２３は基本
寸法の２倍のトランジスタで構成され、インバータ２４
は基本寸法の３倍のトランジスタで構成されている。上
述の回路を用いると第１の実施例の回路に比べ素子数を
少なくすることができ面積も小さくでき、Ｆａｎ−ｉｎ
容量を小さくすることができる。

〔発明の効果〕

以上説明したように本発明は、基本機能を構成し、同等
の駆動能力を有するブロック回路において、出力段以外
のトランジスタにゲー）＄１ｉＷのトランジスタを使用
し、出力段および次段の負荷の大きい部分にゲート幅Ｗ
のｎ倍寸法を有するトランジスタを使用することにより
、ブロックの入力の容量であるＦａｎ−ｉｎ容量が小さ
くすることができ、ブロックの面積を小さくできるとい
う効果がある。

また、基本機能を構成し、同等の駆動能力を有するフロ
ラ゛り回路において、回路の負荷等により基本ブロック
の選択を行なうことにより、ブロック面積、ブロックの
遅延時間、　Ｆａｎ−ｉｎ容量の上で最適化をはかるこ
とができるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例および第２の実施
例の一部を示す論理レベルの回路図、第１図（ｂ）は第
１図（ａ）のトランジスタレベルの回路図、第２図（ａ
）は従来例および本発明の第２の実施例の一部を示す論
理レベルの回路図、第２図（ｂ）は第２図（ａ）のトラ
ンジスタレベルの回路図、第３図は本発明の第３の実施
例を示す論理レベルの回路図である。 １．２，３，４，５．６・・・・・・入力端子、７・・
・・・・出力端子、１０・・・・・・電源端子、１１・
・・・・・ＧＮＤ端子、１２，１３．１４・・・・・・
シングル構成トランジスタを用いた複合ゲート素子、１
５．１６・・・・・・ダブル構成トランジスタを用いた
インバータ、１７゜１８．１９・・・・・・ダブル構成
トランジスタを用いた複合ゲート素子、２０，２１．２
２・・・・・・シングル構成トランジスタを用いた複合
ゲート素子、２３・・タプル構成トランジスタを用いた
インバータ、２４・・・・トリプル構成トランジスタを
用いたインバータ。

Claims (1)

1. 【特許請求の範囲】 １、基本機能を構成し、同等の駆動能力を有するブロッ
   ク回路において、出力段以外のトランジスタはゲート幅
   Ｗのトランジスタにより構成され、出力段および次段の
   負荷の大きい部分には、ゲート幅Ｗのｎ倍の寸法を有す
   るトランジスタにより構成されることを特徴とする半導
   体集積回路のブロック回路。 ２、基本機能を構成し、同等の駆動能力を有するブロッ
   ク回路において、出力段以外のトランジスタは、ゲート
   幅Ｗ１のトランジスタにより構成され、出力段および次
   段の負荷の大きい部分には、前記ゲート幅Ｗ１のｎ倍の
   寸法を有するトランジスタにより構成された第１のブロ
   ック回路とゲート幅Ｗ２の第１のトランジスタのゲート
   、ソース、ドレインの各々が、前記ゲート幅Ｗ２の第２
   のトランジスタのゲート、ソース、ドレインおよび第ｍ
   番目のトランジスタのゲート、ソース、ドレインのそれ
   ぞれに接続された回路構成を組み合わせることにより、
   構成された第２のブロック回路とが混在して使用される
   ことを特徴とする半導体集積回路のブロック回路。