JPH0223093B2 - - Google Patents
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- JPH0223093B2 JPH0223093B2 JP58058592A JP5859283A JPH0223093B2 JP H0223093 B2 JPH0223093 B2 JP H0223093B2 JP 58058592 A JP58058592 A JP 58058592A JP 5859283 A JP5859283 A JP 5859283A JP H0223093 B2 JPH0223093 B2 JP H0223093B2
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- circuit
- gate circuit
- gate
- input line
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/865—Nonlinear solid-state device system or circuit with josephson junction
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- Computing Systems (AREA)
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- Nonlinear Science (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はジヨセフソン接合集積回路により構成
されるダウン・エツヂ・デイテクタ回路およびセ
ンス回路に関する。
されるダウン・エツヂ・デイテクタ回路およびセ
ンス回路に関する。
ジヨセフソン接合デバイスを用いた論理回路は
例えば文献アイイーイーイー トランザクシヨン
オン エレクトロン デバイス誌（IEEE
Transaction on Electron Devices）Vol.ED−
27，No.10，pp1857−1869を参照すればわかるよ
うに当技術分野では良く知られている。
例えば文献アイイーイーイー トランザクシヨン
オン エレクトロン デバイス誌（IEEE
Transaction on Electron Devices）Vol.ED−
27，No.10，pp1857−1869を参照すればわかるよ
うに当技術分野では良く知られている。
第１図は複数個のジヨセフソン接合とインダク
タンスとよりなる量子干渉型論理ゲート回路を示
す。同図ａは量子干渉型論理ゲート回路の回路構
成、同図ｂはその制御特性、同図ｃは該論理ゲー
ト回路の簡略図を示す。同図ａにおいて１０，１
１にジヨセフソン接合、１２，１３はインダクタ
ンス、１４はゲート電流路、１５は入力線路、１
６は出力線路である。本図ではジヨセフソン接合
２個のゲート回路について示したが、ジヨセフソ
ン接合の数は増やしてもよい。また入力線路は１
５の１本だが、これも並列に配置することで本数
を増やしてもよい。また同図ｂにおいて縦軸は該
ゲート回路を流れる最大ジヨセフソン電流、また
横軸は該ゲート回路の入力線路を流れる入力電流
の総和、また１７，１８は該ゲート回路の動作点
である。同図ｃにおいて２０はゲート回路、２１
はゲート電流路、２２は入力線路、２３は出力線
路である。
タンスとよりなる量子干渉型論理ゲート回路を示
す。同図ａは量子干渉型論理ゲート回路の回路構
成、同図ｂはその制御特性、同図ｃは該論理ゲー
ト回路の簡略図を示す。同図ａにおいて１０，１
１にジヨセフソン接合、１２，１３はインダクタ
ンス、１４はゲート電流路、１５は入力線路、１
６は出力線路である。本図ではジヨセフソン接合
２個のゲート回路について示したが、ジヨセフソ
ン接合の数は増やしてもよい。また入力線路は１
５の１本だが、これも並列に配置することで本数
を増やしてもよい。また同図ｂにおいて縦軸は該
ゲート回路を流れる最大ジヨセフソン電流、また
横軸は該ゲート回路の入力線路を流れる入力電流
の総和、また１７，１８は該ゲート回路の動作点
である。同図ｃにおいて２０はゲート回路、２１
はゲート電流路、２２は入力線路、２３は出力線
路である。
ゲート電流Ig1の流れている該ゲート回路に入
力電流Ic1が流れると動作点は１７から１８に移
動し、該ゲート回路は電圧状態に遷移し、出力線
路１６に出力電流が流れ始める。このようなゲー
ト回路は通常ラツチング・モードで動作するた
め、入力電流が切れた後も、出力電流は出力線路
１３を流れ続ける。第２図は該ゲート回路の入力
電流Icと出力電流Ioutとの関係を時間に対してプ
ロツトしたものである。本図からわかるように、
該ゲート回路は入力電流の立上り時t1よりスイツ
チング時間τsだけ遅れて出力電流が流れ始め、入
力電流の立下り時t2以後も出力電流は流れ続け
る。
力電流Ic1が流れると動作点は１７から１８に移
動し、該ゲート回路は電圧状態に遷移し、出力線
路１６に出力電流が流れ始める。このようなゲー
ト回路は通常ラツチング・モードで動作するた
め、入力電流が切れた後も、出力電流は出力線路
１３を流れ続ける。第２図は該ゲート回路の入力
電流Icと出力電流Ioutとの関係を時間に対してプ
ロツトしたものである。本図からわかるように、
該ゲート回路は入力電流の立上り時t1よりスイツ
チング時間τsだけ遅れて出力電流が流れ始め、入
力電流の立下り時t2以後も出力電流は流れ続け
る。
ジヨセフソン集積回路の応用としては、上記ゲ
ート回路の動作とは逆に入力電流の立下り時t1に
出力電流が現われず、立下り時t2に出力線路に出
力電流の現われるゲート回路、即ちダウン・エツ
ヂ・デイテクタ回路も必要になる。このようなダ
ウン・エツヂ・デイテクタ回路は、例えば記憶回
路のセンス・バス回路に応用することが可能であ
る。しかしながら、このような回路はジヨセフソ
ン接合デバイスがラツチング・モードで動作する
という特徴のため、実現は容易ではない。
ート回路の動作とは逆に入力電流の立下り時t1に
出力電流が現われず、立下り時t2に出力線路に出
力電流の現われるゲート回路、即ちダウン・エツ
ヂ・デイテクタ回路も必要になる。このようなダ
ウン・エツヂ・デイテクタ回路は、例えば記憶回
路のセンス・バス回路に応用することが可能であ
る。しかしながら、このような回路はジヨセフソ
ン接合デバイスがラツチング・モードで動作する
という特徴のため、実現は容易ではない。
第３図はジヨセフソン接合デバイスを用いたダ
ウン・エツヂ・デイテクタ回路の従来例で、ａ図
は回路構成ｂは該デイテクタ回路の制御特性を示
す。ａ図において３０，３１はジヨセフソン接
合、３２はインダクタンス、３３はゲート電流
路、３４は入力線路、３５は出力線路である。ｂ
図において縦軸は該ゲート回路に流し得る最大ジ
ヨセフソン電流、横軸は入力線路３４を流れる入
力電流を示す。本図からわかるように該ゲート回
路の制御特性は、入力電流Icに対し、φo／Ｌ（こ
こでＬはインダクタンス３２のインダクタンス
値、φoは磁束量子）の周期で繰り返し、各々ボ
ルテツクス・モードと呼ばれる。図中３６，３
７，３８，３９，４０，４１は臨界点と呼ばれ、
この点よりも上側の実線部でボルテツクス・モー
ドを横切ると該ゲート回路は電圧状態に遷移し、
該ゲート回路の出力線路３５に出力電流が現われ
る。一方、上記臨界点よりも下側の図中点線部で
ボルテツクス・モードを横切ると該ゲート回路は
ボルテツクス転移を起こし、他のボルテツクス・
モードに遷移する。このときは該ゲート回路は電
圧状態に遷移せず、出力電流も現われない。この
ことから該ゲート回路のゲート電流の値を臨界点
３６，３７，３８に対応するゲート電流値P1と
臨界点３９，４０，４１に対応するゲート電流値
P2との間、例えば図中４２の点に選ぶと、入力
電流が流れることにより動作点は４２から４３に
移動するが、臨界点３６，３７の下を通過するの
で、該ゲート回路はボルテツクス転移を起こし、
電圧状態に遷移しない。一方、入力電流が切れる
と動作点は４３から４２に移動し、このときは臨
界点４０，４１の上側で各ボルテツクス・モード
を横切り、従つて該ゲート回路は電圧状態に遷移
し、出力線路３５に出力電流が現われる。該ゲー
ト回路の入力電流Icと出力電流Ioutとの関係を時
間に対してプロツトしたのが第４図である。入力
電流の投入時t1には出力電流は現われず、入力電
流の切れた時t2より、該ゲート回路のスイツチン
グ時間τsだけ遅れて出力電流が現われる。
ウン・エツヂ・デイテクタ回路の従来例で、ａ図
は回路構成ｂは該デイテクタ回路の制御特性を示
す。ａ図において３０，３１はジヨセフソン接
合、３２はインダクタンス、３３はゲート電流
路、３４は入力線路、３５は出力線路である。ｂ
図において縦軸は該ゲート回路に流し得る最大ジ
ヨセフソン電流、横軸は入力線路３４を流れる入
力電流を示す。本図からわかるように該ゲート回
路の制御特性は、入力電流Icに対し、φo／Ｌ（こ
こでＬはインダクタンス３２のインダクタンス
値、φoは磁束量子）の周期で繰り返し、各々ボ
ルテツクス・モードと呼ばれる。図中３６，３
７，３８，３９，４０，４１は臨界点と呼ばれ、
この点よりも上側の実線部でボルテツクス・モー
ドを横切ると該ゲート回路は電圧状態に遷移し、
該ゲート回路の出力線路３５に出力電流が現われ
る。一方、上記臨界点よりも下側の図中点線部で
ボルテツクス・モードを横切ると該ゲート回路は
ボルテツクス転移を起こし、他のボルテツクス・
モードに遷移する。このときは該ゲート回路は電
圧状態に遷移せず、出力電流も現われない。この
ことから該ゲート回路のゲート電流の値を臨界点
３６，３７，３８に対応するゲート電流値P1と
臨界点３９，４０，４１に対応するゲート電流値
P2との間、例えば図中４２の点に選ぶと、入力
電流が流れることにより動作点は４２から４３に
移動するが、臨界点３６，３７の下を通過するの
で、該ゲート回路はボルテツクス転移を起こし、
電圧状態に遷移しない。一方、入力電流が切れる
と動作点は４３から４２に移動し、このときは臨
界点４０，４１の上側で各ボルテツクス・モード
を横切り、従つて該ゲート回路は電圧状態に遷移
し、出力線路３５に出力電流が現われる。該ゲー
ト回路の入力電流Icと出力電流Ioutとの関係を時
間に対してプロツトしたのが第４図である。入力
電流の投入時t1には出力電流は現われず、入力電
流の切れた時t2より、該ゲート回路のスイツチン
グ時間τsだけ遅れて出力電流が現われる。
上記のように該デイテクタ回路は１個のゲート
回路により、ダウン・エツヂ・デイテクタ回路を
実現しているが、以下に述べるような欠点を有し
ている。該ゲート回路のゲート電流はP1とP2と
の間に選ばねばならず、ゲート電流の動作マージ
ンを大きく取るにはP1とP2の差を大きくしなけ
ればならない。P1とP2の差はインダクタンス３
２のインダクタンス値Ｌおよびジヨセフソン接合
３０，３１の臨界電流I1，I2の比に依存し、ゲー
ト回路として充分に広い動作マージンを確保する
には、Ｌの値をφo／I2に比べ充分大きく取る、あ
るいは２つのジヨセフソン接合の臨界電流の比
I1／I2を充分大きく取ることが必要である。しか
しながらインダクタンス値Ｌを大きく設計する
と、それを集積回路チツプ上に実現するに大きな
デバイス面積を必要とし、高集積化には不適であ
る。またI1／I2を大きく取ろうとしても、小さな
臨界電流I2をもつジヨセフソン接合３１の大きさ
は、製造技術上の制限から、任意に小さくはでき
ず、従つてジヨセフソン接合３０のデバイス面積
を大きくせざるを得ず、高集積化の観点から望ま
しくない。さらには臨界点３６，３７，３８の値
P1、３９，４０，４１の値P2は該ゲート回路の
動特性と深く関連しており、適切な値に設計する
ことが難しい。
回路により、ダウン・エツヂ・デイテクタ回路を
実現しているが、以下に述べるような欠点を有し
ている。該ゲート回路のゲート電流はP1とP2と
の間に選ばねばならず、ゲート電流の動作マージ
ンを大きく取るにはP1とP2の差を大きくしなけ
ればならない。P1とP2の差はインダクタンス３
２のインダクタンス値Ｌおよびジヨセフソン接合
３０，３１の臨界電流I1，I2の比に依存し、ゲー
ト回路として充分に広い動作マージンを確保する
には、Ｌの値をφo／I2に比べ充分大きく取る、あ
るいは２つのジヨセフソン接合の臨界電流の比
I1／I2を充分大きく取ることが必要である。しか
しながらインダクタンス値Ｌを大きく設計する
と、それを集積回路チツプ上に実現するに大きな
デバイス面積を必要とし、高集積化には不適であ
る。またI1／I2を大きく取ろうとしても、小さな
臨界電流I2をもつジヨセフソン接合３１の大きさ
は、製造技術上の制限から、任意に小さくはでき
ず、従つてジヨセフソン接合３０のデバイス面積
を大きくせざるを得ず、高集積化の観点から望ま
しくない。さらには臨界点３６，３７，３８の値
P1、３９，４０，４１の値P2は該ゲート回路の
動特性と深く関連しており、適切な値に設計する
ことが難しい。
本発明の目的は上記従来例の欠点を除去した新
規なジヨセフソン効果を用いたダウン・エツヂ・
デイテクタ回路を提供することにある。本発明の
他の目的は上記従来の欠点を除去したジヨセフソ
ン効果を用いたセンス回路を提供することにあ
る。
規なジヨセフソン効果を用いたダウン・エツヂ・
デイテクタ回路を提供することにある。本発明の
他の目的は上記従来の欠点を除去したジヨセフソ
ン効果を用いたセンス回路を提供することにあ
る。
本発明によれば複数個のジヨセフソン接合とイ
ンダクタンスとよりなるループ回路と、該ループ
回路と磁気的に結合した入力線路と、該ループ回
路に接続されたゲート電流路と出力線路とよりな
るゲート回路から構成された集積回路において第
１のゲート回路の入力線路と第２のゲート回路の
第１の入力線路とが直列に接続され、前記第１の
ゲート回路の出力線路は前記第２のゲート回路の
第２の入力線路と直列に接続され、前記第２のゲ
ート回路の第１の入力線路と第２の入力線路と
は、互いに流れる入力電流の向きが逆向きになる
ように配置し、前記第２のゲート回路の制御特性
は入力電流の極性に対し非対称な特性を持つこと
を特徴とするジヨセフソン効果を用いたダウン・
エツヂ・デイテクタ回路が得られる。
ンダクタンスとよりなるループ回路と、該ループ
回路と磁気的に結合した入力線路と、該ループ回
路に接続されたゲート電流路と出力線路とよりな
るゲート回路から構成された集積回路において第
１のゲート回路の入力線路と第２のゲート回路の
第１の入力線路とが直列に接続され、前記第１の
ゲート回路の出力線路は前記第２のゲート回路の
第２の入力線路と直列に接続され、前記第２のゲ
ート回路の第１の入力線路と第２の入力線路と
は、互いに流れる入力電流の向きが逆向きになる
ように配置し、前記第２のゲート回路の制御特性
は入力電流の極性に対し非対称な特性を持つこと
を特徴とするジヨセフソン効果を用いたダウン・
エツヂ・デイテクタ回路が得られる。
また、本発明によれば複数個のジヨセフソン接
合とインダクタンスとよりなるループ回路と、該
ループ回路と磁気的に結合した入力線路と、該ル
ープ回路に接続されたゲート電流路と出力線路と
よりなるゲート回路から構成される集積回路にお
いて第１のゲート回路の入力線路と第２のゲート
回路の第１の入力線路とが直列に接続され、前記
第１のゲート回路の出力線路は前記第２のゲート
回路の第２の入力線路と直列に接続され、前記第
２のゲート回路の第１の入力線路と第２の入力線
路は互いに流れる入力電流の向きが逆向きになる
ように配置し、さらに前記第２のゲート回路の第
３の入力線路を、流れる入力電流の向きが前記第
２の入力線路を流れる入力電流の向きと同一にな
るように配置したことを特徴とするジヨセフソン
効果を用いたダウン・エツヂ・デイテクタ回路が
得られる。
合とインダクタンスとよりなるループ回路と、該
ループ回路と磁気的に結合した入力線路と、該ル
ープ回路に接続されたゲート電流路と出力線路と
よりなるゲート回路から構成される集積回路にお
いて第１のゲート回路の入力線路と第２のゲート
回路の第１の入力線路とが直列に接続され、前記
第１のゲート回路の出力線路は前記第２のゲート
回路の第２の入力線路と直列に接続され、前記第
２のゲート回路の第１の入力線路と第２の入力線
路は互いに流れる入力電流の向きが逆向きになる
ように配置し、さらに前記第２のゲート回路の第
３の入力線路を、流れる入力電流の向きが前記第
２の入力線路を流れる入力電流の向きと同一にな
るように配置したことを特徴とするジヨセフソン
効果を用いたダウン・エツヂ・デイテクタ回路が
得られる。
また本発明によれば複数個のジヨセフソン接合
とインダクタンスとよりなるループ回路と、該ル
ープ回路と磁気的に結合した入力線路と、該ルー
プ回路に接続されたゲート電流路よりなるゲート
回路から構成された集積回路において、第１のゲ
ート回路の入力線路と第２のゲート回路の第１の
入力線路とが直列に接続され、前記第１のゲート
回路のゲート電流路に接続された出力線路は前記
第２のゲート回路の第２の入力線路と直列に接続
され、前記第２のゲート回路の第１の入力線路と
第２の入力線路は、互いに流れる入力電流の向き
が逆になるように配置され、前記第２のゲート回
路の制御特性が入力電流の極性に対し非対称であ
るダウン・エツヂ・デイテクタ回路複数個から構
成され、各々のダウン・エツヂ・デイテクタ回路
の前記第２のゲート回路のゲート電流路は互いに
直列に接続されたことを特徴とするジヨセフソン
効果を用いたセンス回路が得られる。
とインダクタンスとよりなるループ回路と、該ル
ープ回路と磁気的に結合した入力線路と、該ルー
プ回路に接続されたゲート電流路よりなるゲート
回路から構成された集積回路において、第１のゲ
ート回路の入力線路と第２のゲート回路の第１の
入力線路とが直列に接続され、前記第１のゲート
回路のゲート電流路に接続された出力線路は前記
第２のゲート回路の第２の入力線路と直列に接続
され、前記第２のゲート回路の第１の入力線路と
第２の入力線路は、互いに流れる入力電流の向き
が逆になるように配置され、前記第２のゲート回
路の制御特性が入力電流の極性に対し非対称であ
るダウン・エツヂ・デイテクタ回路複数個から構
成され、各々のダウン・エツヂ・デイテクタ回路
の前記第２のゲート回路のゲート電流路は互いに
直列に接続されたことを特徴とするジヨセフソン
効果を用いたセンス回路が得られる。
さらに本発明によれば複数個のジヨセフソン接
合とインダクタンスとよりなるループ回路と、該
ループ回路と磁気的に結合した入力線路と、該ル
ープ回路に接続されたゲート電流路よりなるゲー
ト回路から構成された集積回路において、第１の
ゲート回路の入力線路と第２のゲート回路の第１
の入力線路とが直列に接続され、前記第１のゲー
ト回路のゲート電流路に接続された出力線路は前
記第２のゲート回路の第２の入力線路と直列に接
続され、前記第２のゲート回路の第１の入力線路
と第２の入力線路は、互いに流れる入力電流の向
きが逆になるように配置され、さらに前記第２の
ゲート回路の第３の入力線路を、流れる入力電流
の向きが前記第２の入力線路を流れる入力電流の
向きと同一になるように配置されたダウン・エツ
ヂ・デイテクタ回路複数個から構成され各々のダ
ウン・エツヂ・デイテクタ回路の前記第２のゲー
ト回路のゲート電流路が互いに直列に接続された
ことを特徴とするジヨセフソン効果を用いたセン
ス回路が得られる。
合とインダクタンスとよりなるループ回路と、該
ループ回路と磁気的に結合した入力線路と、該ル
ープ回路に接続されたゲート電流路よりなるゲー
ト回路から構成された集積回路において、第１の
ゲート回路の入力線路と第２のゲート回路の第１
の入力線路とが直列に接続され、前記第１のゲー
ト回路のゲート電流路に接続された出力線路は前
記第２のゲート回路の第２の入力線路と直列に接
続され、前記第２のゲート回路の第１の入力線路
と第２の入力線路は、互いに流れる入力電流の向
きが逆になるように配置され、さらに前記第２の
ゲート回路の第３の入力線路を、流れる入力電流
の向きが前記第２の入力線路を流れる入力電流の
向きと同一になるように配置されたダウン・エツ
ヂ・デイテクタ回路複数個から構成され各々のダ
ウン・エツヂ・デイテクタ回路の前記第２のゲー
ト回路のゲート電流路が互いに直列に接続された
ことを特徴とするジヨセフソン効果を用いたセン
ス回路が得られる。
以下図面を用いて本発明の詳細につき説明を行
なう。
なう。
第５図は本発明の第１の実施例を示すための図
で図中５０，５１は量子干渉型論理ゲート回路、
５２，５３はゲート電流路で各々、ゲート電流
Ig1，Ig2が流れる。５４は入力電流Icの流れる線
路で前記ゲート回路５０，５１の入力線路５５，
５６が直列に接続されている。５７は前記ゲート
回路５０の出力線路で、前記ゲート回路５１の入
力線路５８が挿入され、負荷抵抗体５９で終端さ
れる。前記ゲート回路５１の出力線路６０は負荷
抵抗体６１で終端される。第６図は前記ゲート回
路５１の制御特性を表わしたもので、縦軸は該ゲ
ート回路を流れる最大ジヨセフソン電流、横軸は
入力線路５６，５８を流れる入力電流の総和を示
す。６２，６３，６４は該ゲート回路の動作点を
示す。図の如く、ゲート回路５１は入力電流の極
性につき非対称な制御特性を有している。ゲート
回路５０は第１図の如く対称な制御特性を持たせ
る。
で図中５０，５１は量子干渉型論理ゲート回路、
５２，５３はゲート電流路で各々、ゲート電流
Ig1，Ig2が流れる。５４は入力電流Icの流れる線
路で前記ゲート回路５０，５１の入力線路５５，
５６が直列に接続されている。５７は前記ゲート
回路５０の出力線路で、前記ゲート回路５１の入
力線路５８が挿入され、負荷抵抗体５９で終端さ
れる。前記ゲート回路５１の出力線路６０は負荷
抵抗体６１で終端される。第６図は前記ゲート回
路５１の制御特性を表わしたもので、縦軸は該ゲ
ート回路を流れる最大ジヨセフソン電流、横軸は
入力線路５６，５８を流れる入力電流の総和を示
す。６２，６３，６４は該ゲート回路の動作点を
示す。図の如く、ゲート回路５１は入力電流の極
性につき非対称な制御特性を有している。ゲート
回路５０は第１図の如く対称な制御特性を持たせ
る。
ゲート電流Ig1，Ig2の流れているゲート回路５
０，５１に入力電流路５４を通じて入力電流Icが
入力されるとゲート回路５０は電圧状態に遷移
し、出力電流Ioが出力線路に現われる。一方、ゲ
ート回路５１は入力電流Icが入力されることによ
り、動作点が６２から６３に移動するが、非対称
な制御特性を有しているため、該ゲート回路５１
は零電圧状態のままである。続いて前記ゲート回
路５０のスイツチング時間tsだけ遅れて、前記ゲ
ート回路５０の出力電流Io1が入力線路５８を介
して該ゲート回路５１に入力される。入力線路５
６，５８を流れる入力電流の向きは互いに逆向き
になるように配置されているため、入力電流の効
果が互いに相殺され、動作点は６３から６２に移
動し、該ゲート回路５１は零電圧状態にとどまつ
たままである。しかる後、入力電流が切れると、
入力線路５６を流れる入力電流Icは切れるが、前
記ゲート回路５０はラツチング・モードで動作す
るため出力電流Io1は流れ続け、従つて入力線路
５８には入力電流が流れたままである。その結
果、動作点は６２から６４に移動し、該ゲート回
路５１は電圧状態に遷移し、出力線路６０に出力
電流Io2が流れ出す。第７図は入力電流Icと出力
電流Io1，Io2との関係を時間に対してプロツトし
たものである。以上の説明からわかるように出力
電流Io2は入力電流Icが切れた後、前記ゲート回
路５１のスイツチング時間ts′だけ遅れて出力線
路６０を流れ始める。従つて本実施例がダウン・
エツヂ・デイテクタ回路になつていることがわか
る。本発明のダウン・エツヂ・デイテクタ回路に
おいてはゲート電流Ig2の動作領域は第６図に示
される臨界点６５から、入力電流が零のときの該
ゲート回路の最大ジヨセフソン電流にまでわた
り、第３図に示した従来例よりも充分広く設計す
ることができる。この事情は前記ゲート回路５０
についても言うことができる。また従来例では第
３図ｂの臨界点３６，３７，３８に対応するゲー
ト電流値P1と臨界点３９，４０，４１に対応す
るゲート電流値P2との差を大きくするため、イ
ンダクタンス３２のインダクタンス値Ｌを大きく
選ばねばならなかつたが、本発明ではP1とP2の
値は同一でよく、従つてインダクタンス値を大き
く選ぶ必要はない。このことは集積回路チツプ上
に実現されるデバイス面積を小さくすることがで
きることを意味し、高集積化に向く。
０，５１に入力電流路５４を通じて入力電流Icが
入力されるとゲート回路５０は電圧状態に遷移
し、出力電流Ioが出力線路に現われる。一方、ゲ
ート回路５１は入力電流Icが入力されることによ
り、動作点が６２から６３に移動するが、非対称
な制御特性を有しているため、該ゲート回路５１
は零電圧状態のままである。続いて前記ゲート回
路５０のスイツチング時間tsだけ遅れて、前記ゲ
ート回路５０の出力電流Io1が入力線路５８を介
して該ゲート回路５１に入力される。入力線路５
６，５８を流れる入力電流の向きは互いに逆向き
になるように配置されているため、入力電流の効
果が互いに相殺され、動作点は６３から６２に移
動し、該ゲート回路５１は零電圧状態にとどまつ
たままである。しかる後、入力電流が切れると、
入力線路５６を流れる入力電流Icは切れるが、前
記ゲート回路５０はラツチング・モードで動作す
るため出力電流Io1は流れ続け、従つて入力線路
５８には入力電流が流れたままである。その結
果、動作点は６２から６４に移動し、該ゲート回
路５１は電圧状態に遷移し、出力線路６０に出力
電流Io2が流れ出す。第７図は入力電流Icと出力
電流Io1，Io2との関係を時間に対してプロツトし
たものである。以上の説明からわかるように出力
電流Io2は入力電流Icが切れた後、前記ゲート回
路５１のスイツチング時間ts′だけ遅れて出力線
路６０を流れ始める。従つて本実施例がダウン・
エツヂ・デイテクタ回路になつていることがわか
る。本発明のダウン・エツヂ・デイテクタ回路に
おいてはゲート電流Ig2の動作領域は第６図に示
される臨界点６５から、入力電流が零のときの該
ゲート回路の最大ジヨセフソン電流にまでわた
り、第３図に示した従来例よりも充分広く設計す
ることができる。この事情は前記ゲート回路５０
についても言うことができる。また従来例では第
３図ｂの臨界点３６，３７，３８に対応するゲー
ト電流値P1と臨界点３９，４０，４１に対応す
るゲート電流値P2との差を大きくするため、イ
ンダクタンス３２のインダクタンス値Ｌを大きく
選ばねばならなかつたが、本発明ではP1とP2の
値は同一でよく、従つてインダクタンス値を大き
く選ぶ必要はない。このことは集積回路チツプ上
に実現されるデバイス面積を小さくすることがで
きることを意味し、高集積化に向く。
第８図は本発明の第２の実施例を説明するため
の回路図、第９図は第２の実施例に用いられるゲ
ート回路７０の制御特性を示したものである。ゲ
ート回路７１にはゲート電流Ig1、ゲート回路７
０にはゲート電流Ig2、入力線路７２には入力電
流Ic1がそれぞれ流される。このときのゲート回
路７０の動作点は第９図に８０で示される。その
後、入力電流路７３を通じて入力電流Icが流され
ると、ゲート回路７１が電圧状態に遷移し、出力
線路７４に出力電流Io1が、スイツチング時間ts
だけの遅れをもつて流れ始める。ここで入力電流
Ic1と入力電流Icの大きさを同一に設定すると、
前記ゲート回路７０の入力線路７２，７５を流れ
る入力電流の向きが互いに逆向きなため、その効
果が相殺しあい、該ゲート回路７０の動作点は８
１に移動し、電圧状態に遷移しない。続いて前記
スイツチング時間τsだけ経過後、前記出力電流
Io1が入力線路７６に入力されるため、該ゲート
回路の動作点は再び８０に移動し、該ゲート回路
７０は零電圧状態が維持される。入力電流Icが切
れると、入力線路７５を流れる入力電流は切れる
が、出力線路７４を流れる出力電流Io1は前記ゲ
ート回路７１がラツチング・モードで動作するた
め流れ続け、従つて入力線路７２，７６を流れる
電流が互いに足し合わさり、該ゲート回路７０の
動作点が８２に移動、電圧状態に遷移するととも
に出力線路７７に出力電流Io2が流れ始める。上
記の説明で本実施例がダウン・エツヂ・デイテク
タ回路として動作することがわかる。本実施例の
ダウン・エツヂ・デイテクタ回路は第５図に説明
した第１の実施例のダウン・エツヂ・デイテクタ
回路と同様の理由で、従来例に比べ広いゲート電
流Ig1，Ig2の動作領域が実現でき、また大きな値
のインダクタンス値を有するインダクタンスを必
要としないため、高集積化に適するという利点を
有す。
の回路図、第９図は第２の実施例に用いられるゲ
ート回路７０の制御特性を示したものである。ゲ
ート回路７１にはゲート電流Ig1、ゲート回路７
０にはゲート電流Ig2、入力線路７２には入力電
流Ic1がそれぞれ流される。このときのゲート回
路７０の動作点は第９図に８０で示される。その
後、入力電流路７３を通じて入力電流Icが流され
ると、ゲート回路７１が電圧状態に遷移し、出力
線路７４に出力電流Io1が、スイツチング時間ts
だけの遅れをもつて流れ始める。ここで入力電流
Ic1と入力電流Icの大きさを同一に設定すると、
前記ゲート回路７０の入力線路７２，７５を流れ
る入力電流の向きが互いに逆向きなため、その効
果が相殺しあい、該ゲート回路７０の動作点は８
１に移動し、電圧状態に遷移しない。続いて前記
スイツチング時間τsだけ経過後、前記出力電流
Io1が入力線路７６に入力されるため、該ゲート
回路の動作点は再び８０に移動し、該ゲート回路
７０は零電圧状態が維持される。入力電流Icが切
れると、入力線路７５を流れる入力電流は切れる
が、出力線路７４を流れる出力電流Io1は前記ゲ
ート回路７１がラツチング・モードで動作するた
め流れ続け、従つて入力線路７２，７６を流れる
電流が互いに足し合わさり、該ゲート回路７０の
動作点が８２に移動、電圧状態に遷移するととも
に出力線路７７に出力電流Io2が流れ始める。上
記の説明で本実施例がダウン・エツヂ・デイテク
タ回路として動作することがわかる。本実施例の
ダウン・エツヂ・デイテクタ回路は第５図に説明
した第１の実施例のダウン・エツヂ・デイテクタ
回路と同様の理由で、従来例に比べ広いゲート電
流Ig1，Ig2の動作領域が実現でき、また大きな値
のインダクタンス値を有するインダクタンスを必
要としないため、高集積化に適するという利点を
有す。
第１０図は本発明の第３の実施例で、記憶回路
に用いられるセンス・バス回路に応用したもので
ある。記憶回路の複数個のセンス線９０のそれぞ
れには、ゲート回路９１，９２の入力線路９３，
９４が挿入され、前記ゲート回路９１の出力線９
５には前記ゲート回路の入力線路９６が挿入され
た後、負荷抵抗体９７が接続される。入力線路９
４と９６は互いに流れる入力電流の向きが逆にな
るように配置される。前記ゲート回路９２の制御
特性は第６図に示すような非対称な特性を、また
前記ゲート回路９１は第１図ｂに示すような対称
な制御特性をそれぞれもつものとする。複数個の
センス線９０の各々に配置された前記ゲート回路
９２のゲート電流路９８は互いに直列に結ばれた
後、ゲート回路９９のゲート電流路１００とゲー
ト回路１０１の入力線路１０２の直列接続体に並
列に結ばれる。ゲート回路９９のゲート電流路１
００に接続された直流電流供給線路１０３には直
流電流IDcが常時流されている。
に用いられるセンス・バス回路に応用したもので
ある。記憶回路の複数個のセンス線９０のそれぞ
れには、ゲート回路９１，９２の入力線路９３，
９４が挿入され、前記ゲート回路９１の出力線９
５には前記ゲート回路の入力線路９６が挿入され
た後、負荷抵抗体９７が接続される。入力線路９
４と９６は互いに流れる入力電流の向きが逆にな
るように配置される。前記ゲート回路９２の制御
特性は第６図に示すような非対称な特性を、また
前記ゲート回路９１は第１図ｂに示すような対称
な制御特性をそれぞれもつものとする。複数個の
センス線９０の各々に配置された前記ゲート回路
９２のゲート電流路９８は互いに直列に結ばれた
後、ゲート回路９９のゲート電流路１００とゲー
ト回路１０１の入力線路１０２の直列接続体に並
列に結ばれる。ゲート回路９９のゲート電流路１
００に接続された直流電流供給線路１０３には直
流電流IDcが常時流されている。
ジヨセフソン接合デバイスを用いた記憶回路は
アイビーエムジヤーナル オブ リサーチ アン
ド デイベロツプメント誌（IBM Jurnal of
Research and Development）Vol.24No.２
PP.143−154に記載されるように当該技術分野で
は良く知られている。記憶回路の記憶セルに書き
込まれている情報の読み出しは下記の如く行なわ
れる。入力線路１０４に入力電流Ic1が流される
ことでゲート回路９９が電圧状態に遷移し、直流
電流IDcがゲート回路９２のゲート電流路９８の
直列接続体に送り出される。続いてゲート回路１
０１のゲート電流路１０５にゲート電流が流し出
されるとともにデコーダ回路で選択された記憶セ
ルと結合している特定のセンス線９０にセンス電
流Isが流される。その結果、前記特定のセンス線
にその入力線路が接続されているゲート回路９１
が電圧状態に遷移し、出力電流Io1がゲート回路
９２に送り出される。該ゲート回路９２は非対称
な制御特性をもつているため、センス電流Isの立
上がりで電圧状態に遷移しない。この間の事情は
既に第５図に示す本発明の第１の実施例について
述べたのと同様である。続いて選択された記憶セ
ルに２進数の情報“０”、あるいは“１”が書き
込まれていることに対応して前記センス電流は流
れ続けたり、切れたりする。センス電流が流れ続
けている場合は、前記ゲート回路９２は零電圧状
態のままであり、前記直流電流IDcはゲート回路
９２のゲート電流路９８の直列接続体を流れ続け
る。一方、センス電流が切れると、前記ゲート回
路９２は本発明第１の実施例について述べたと同
様の理由で電圧状態に遷移し、前記直流電流IDc
は再び、ゲート回路９９のゲート電流路１００、
ゲート回路１０１の入力線路１０２の直列接続体
に送り出され、前記ゲート回路１０１が電圧状態
する。上記の如く、選択された記憶セルに書き込
まれた２進数の情報は、前記ゲート回路１０１が
電圧状態に遷移するか否かで読み出されるわけで
ある。
アイビーエムジヤーナル オブ リサーチ アン
ド デイベロツプメント誌（IBM Jurnal of
Research and Development）Vol.24No.２
PP.143−154に記載されるように当該技術分野で
は良く知られている。記憶回路の記憶セルに書き
込まれている情報の読み出しは下記の如く行なわ
れる。入力線路１０４に入力電流Ic1が流される
ことでゲート回路９９が電圧状態に遷移し、直流
電流IDcがゲート回路９２のゲート電流路９８の
直列接続体に送り出される。続いてゲート回路１
０１のゲート電流路１０５にゲート電流が流し出
されるとともにデコーダ回路で選択された記憶セ
ルと結合している特定のセンス線９０にセンス電
流Isが流される。その結果、前記特定のセンス線
にその入力線路が接続されているゲート回路９１
が電圧状態に遷移し、出力電流Io1がゲート回路
９２に送り出される。該ゲート回路９２は非対称
な制御特性をもつているため、センス電流Isの立
上がりで電圧状態に遷移しない。この間の事情は
既に第５図に示す本発明の第１の実施例について
述べたのと同様である。続いて選択された記憶セ
ルに２進数の情報“０”、あるいは“１”が書き
込まれていることに対応して前記センス電流は流
れ続けたり、切れたりする。センス電流が流れ続
けている場合は、前記ゲート回路９２は零電圧状
態のままであり、前記直流電流IDcはゲート回路
９２のゲート電流路９８の直列接続体を流れ続け
る。一方、センス電流が切れると、前記ゲート回
路９２は本発明第１の実施例について述べたと同
様の理由で電圧状態に遷移し、前記直流電流IDc
は再び、ゲート回路９９のゲート電流路１００、
ゲート回路１０１の入力線路１０２の直列接続体
に送り出され、前記ゲート回路１０１が電圧状態
する。上記の如く、選択された記憶セルに書き込
まれた２進数の情報は、前記ゲート回路１０１が
電圧状態に遷移するか否かで読み出されるわけで
ある。
第１１図は本発明の第４の実施例で記憶回路に
用いられるセンス・バス回路に応用したものであ
る。記憶回路の複数個のセンス線１１０のそれぞ
れにはゲート回路１１１，１１２の入力線路１１
３，１１４が挿入され、前記ゲート回路１１３の
出力線１１５には前記ゲート回路の入力線路１１
６が挿入される。さらに前記ゲート回路には直流
の入力電流Ic2が流れる入力線路１１７が設けら
れる。前記入力線路１１６，１１７は同一方向の
入力電流が、入力線路１１４はそれとは逆向きの
入力電流が流れるように配置される。前記ゲート
回路１１２は第９図に示す制御特性を持つものと
する。複数個のセンス線１１０の各々に配置され
たゲート回路１１２のゲート電流路１１８が互い
に直列に結ばれた後、ゲート回路１１９のゲート
電流路１２０、ゲート回路１２１の入力線路１２
２の直列接続体に並列に結ばれる。前記ゲート電
流路１２０に接続された直流電流供給線路１２３
には直流電流IDcが常時流される。
用いられるセンス・バス回路に応用したものであ
る。記憶回路の複数個のセンス線１１０のそれぞ
れにはゲート回路１１１，１１２の入力線路１１
３，１１４が挿入され、前記ゲート回路１１３の
出力線１１５には前記ゲート回路の入力線路１１
６が挿入される。さらに前記ゲート回路には直流
の入力電流Ic2が流れる入力線路１１７が設けら
れる。前記入力線路１１６，１１７は同一方向の
入力電流が、入力線路１１４はそれとは逆向きの
入力電流が流れるように配置される。前記ゲート
回路１１２は第９図に示す制御特性を持つものと
する。複数個のセンス線１１０の各々に配置され
たゲート回路１１２のゲート電流路１１８が互い
に直列に結ばれた後、ゲート回路１１９のゲート
電流路１２０、ゲート回路１２１の入力線路１２
２の直列接続体に並列に結ばれる。前記ゲート電
流路１２０に接続された直流電流供給線路１２３
には直流電流IDcが常時流される。
記憶回路の記憶セルに書き込まれている２進数
の情報の読み出しは下記の如く行なわれる。
の情報の読み出しは下記の如く行なわれる。
入力線路１２２に入力電流Ic1が流れ、ゲート
回路１１９を流れていた直流電流IDcはゲート回
路１１２のゲート電流路１１８の直列接続体に送
り出される。続いてゲート回路１２１にゲート電
流が流されるとともにデコーダ回路で選択された
記憶セルと結合している特定のセンス線１１０に
センス電流Isが流される。この結果、ゲート回路
１１１が電圧状態に遷移し、出力電流Io1がゲー
ト回路１１２に送り出される。このとき、該ゲー
ト回路が電圧状態に遷移しないのは、第８図に示
す本発明第２の実施例で説明したのと同様の理由
による。続いて選択された記憶セルに２進数
“０”あるいは“１”が書き込まれていることに
対応して前記センス電流は流れ続けたり、切れた
りする。センス電流が流れ続けている場合は、前
記ゲート回路１１１は零電圧状態のままである
が、前記センス電流Isが切れると、前記本発明の
第２の実施例に述べたと同様の理由で、該ゲート
回路１１２は電圧状態に遷移し、前記直流電流
IDcは再びゲート回路１１９のゲート電流路、お
よびゲート回路１２１の入力電流路１２２を流れ
るようになり、前記ゲート回路１２１が電圧状態
に遷移する。以上に述べた如く、選択された記憶
セルに書き込まれた２進数の情報は前記ゲート回
路１２１が電圧状態に遷移するか否かで読み出さ
れるわけである。
回路１１９を流れていた直流電流IDcはゲート回
路１１２のゲート電流路１１８の直列接続体に送
り出される。続いてゲート回路１２１にゲート電
流が流されるとともにデコーダ回路で選択された
記憶セルと結合している特定のセンス線１１０に
センス電流Isが流される。この結果、ゲート回路
１１１が電圧状態に遷移し、出力電流Io1がゲー
ト回路１１２に送り出される。このとき、該ゲー
ト回路が電圧状態に遷移しないのは、第８図に示
す本発明第２の実施例で説明したのと同様の理由
による。続いて選択された記憶セルに２進数
“０”あるいは“１”が書き込まれていることに
対応して前記センス電流は流れ続けたり、切れた
りする。センス電流が流れ続けている場合は、前
記ゲート回路１１１は零電圧状態のままである
が、前記センス電流Isが切れると、前記本発明の
第２の実施例に述べたと同様の理由で、該ゲート
回路１１２は電圧状態に遷移し、前記直流電流
IDcは再びゲート回路１１９のゲート電流路、お
よびゲート回路１２１の入力電流路１２２を流れ
るようになり、前記ゲート回路１２１が電圧状態
に遷移する。以上に述べた如く、選択された記憶
セルに書き込まれた２進数の情報は前記ゲート回
路１２１が電圧状態に遷移するか否かで読み出さ
れるわけである。
以上に説明した如く、本発明によるダウン・エ
ツヂ・デイテクタ回路は従来例に比べ広いゲート
電流の動作マージンが実現でき、また大きな値の
インダクタンス値を有するインダクタンスを必要
としないため、高集積化に適するという利点を有
す。またゲート電流の動作点が従来例のようにボ
ルテツクス転移と電圧遷移の臨界点といつた該ゲ
ート回路の動特性の影響を受ける量に直接影響さ
れないため設計が容易であるという利点を有す
る。
ツヂ・デイテクタ回路は従来例に比べ広いゲート
電流の動作マージンが実現でき、また大きな値の
インダクタンス値を有するインダクタンスを必要
としないため、高集積化に適するという利点を有
す。またゲート電流の動作点が従来例のようにボ
ルテツクス転移と電圧遷移の臨界点といつた該ゲ
ート回路の動特性の影響を受ける量に直接影響さ
れないため設計が容易であるという利点を有す
る。
第１図は量子干渉型論理ゲート回路を説明する
ための図でａは回路図、ｂはその制御特性ｃ該ゲ
ート回路の簡略図。図において １０，１１……ジヨセフソン接合、１２，１３
……インダクタンス、１４，２１……ゲート電流
路、１５，２２……入力線路、１６，２３……出
力線路、１７，１８……該ゲート回路の動作点、
２０……ゲート回路。 第２図は該ゲート回路の入力電流Ic、出力電流
Ioutの時間依存性を示す図である。第３図はダウ
ン・エツヂ・デイテクタ回路の従来例を説明する
ための図でａは回路図、ｂは制御特性である。図
において３０，３１……ジヨセフソン接合、３２
……インダクタンス、３３……ゲート電流路、３
４……入力線路、３５……出力線路、３６，３
７，３８，３９，４０，４１……ボルテツクス転
移と電圧転移との臨界点、４２，４３……該ゲー
ト回路の動作点。 第４図は第３図に示すダウン・エツヂ・デイテ
クタ回路の入力電流、出力電流の時間依存性を示
す。第５図は本発明の第１の実施例を説明するた
めの図である。図において５０，５１……ゲート
回路、５２，５３……ゲート電流路、５４……入
力電流路、５５，５６，５８……入力線路、５
７，６０……出力線路、５９，６１……負荷抵抗
体。 第６図は第５図におけるゲート回路５１の制御
特性を示す。図において、６２，６３，６４……
ゲート回路の動作点、６５……臨界点。 第７図は第５図の実施例における入力電流Ic、
出力電流Io1，Io2の時間依存性を示す。第８図は
本発明の第２の実施例を説明するための図であ
る。図において、７０，７１……ゲート回路、７
２，７３，７５，７６……入力線路、７４，７７
……出力線路。 第９図は第８図のゲート回路７０の制御特性を
示したものである。図において８０，８１，８２
は動作点を示す。 第１０図は本発明の第３の実施例を説明するた
めの図である。図において９０……センス線、９
１，９２，９９，１０１……ゲート回路、９３，
９４，９６，１０２，１０４……入力線路、９５
……出力線路、９７……負荷抵抗体、９８，１０
０……ゲート電流路、１０３……直流電流供給
路。 第１１図は本発明の第４の実施例を説明するた
めの図である。図において１１０……センス線、
１１１，１１２，１１９，１２１……ゲート回
路、１１３，１１４，１１６，１１７，１２２…
…入力線路、１１５……出力線路、１１８，１２
０……ゲート電流路、１２３……直流電流供給
路。
ための図でａは回路図、ｂはその制御特性ｃ該ゲ
ート回路の簡略図。図において １０，１１……ジヨセフソン接合、１２，１３
……インダクタンス、１４，２１……ゲート電流
路、１５，２２……入力線路、１６，２３……出
力線路、１７，１８……該ゲート回路の動作点、
２０……ゲート回路。 第２図は該ゲート回路の入力電流Ic、出力電流
Ioutの時間依存性を示す図である。第３図はダウ
ン・エツヂ・デイテクタ回路の従来例を説明する
ための図でａは回路図、ｂは制御特性である。図
において３０，３１……ジヨセフソン接合、３２
……インダクタンス、３３……ゲート電流路、３
４……入力線路、３５……出力線路、３６，３
７，３８，３９，４０，４１……ボルテツクス転
移と電圧転移との臨界点、４２，４３……該ゲー
ト回路の動作点。 第４図は第３図に示すダウン・エツヂ・デイテ
クタ回路の入力電流、出力電流の時間依存性を示
す。第５図は本発明の第１の実施例を説明するた
めの図である。図において５０，５１……ゲート
回路、５２，５３……ゲート電流路、５４……入
力電流路、５５，５６，５８……入力線路、５
７，６０……出力線路、５９，６１……負荷抵抗
体。 第６図は第５図におけるゲート回路５１の制御
特性を示す。図において、６２，６３，６４……
ゲート回路の動作点、６５……臨界点。 第７図は第５図の実施例における入力電流Ic、
出力電流Io1，Io2の時間依存性を示す。第８図は
本発明の第２の実施例を説明するための図であ
る。図において、７０，７１……ゲート回路、７
２，７３，７５，７６……入力線路、７４，７７
……出力線路。 第９図は第８図のゲート回路７０の制御特性を
示したものである。図において８０，８１，８２
は動作点を示す。 第１０図は本発明の第３の実施例を説明するた
めの図である。図において９０……センス線、９
１，９２，９９，１０１……ゲート回路、９３，
９４，９６，１０２，１０４……入力線路、９５
……出力線路、９７……負荷抵抗体、９８，１０
０……ゲート電流路、１０３……直流電流供給
路。 第１１図は本発明の第４の実施例を説明するた
めの図である。図において１１０……センス線、
１１１，１１２，１１９，１２１……ゲート回
路、１１３，１１４，１１６，１１７，１２２…
…入力線路、１１５……出力線路、１１８，１２
０……ゲート電流路、１２３……直流電流供給
路。
Claims (1)
- 【特許請求の範囲】 １ 複数個のジヨセフソン接合とインダクタンス
とよりなるループ回路と、該ループ回路と磁気的
に結合した入力線路と、該ループ回路に接続され
たゲート電流路と出力線路とよりなるゲート回路
から構成された集積回路において第１のゲート回
路の入力線路と第２のゲート回路の第１の入力線
路とが直列に接続され、前記第１のゲート回路の
出力線路は前記第２のゲート回路の第２の入力線
路と直列に接続され、前記第２のゲート回路の第
１の入力線路と第２の入力線路は互いに流れる入
力電流の向きが逆になるように配置され、前記第
２のゲート回路の制御特性が入力電流の極性に対
し非対称であることを特徴とするジヨセフソン効
果を用いたダウン・エツヂ・デイテクタ回路。 ２ 複数個のジヨセフソン接合とインダクタンス
とよりなるループ回路と、該ループ回路と磁気的
に結合した入力線路と、該ループ回路に接続され
たゲート電流路と出力線路とよりなるゲート回路
から構成された集積回路において、第１のゲート
回路の入力線路と第２のゲート回路の第１の入力
線路とが直列に接続され前記第１のゲート回路の
出力線路は前記第２のゲート回路の第２の入力線
路と直列に接続され、前記第２のゲート回路の第
１の入力線路と第２の入力線路は、互いに流れる
入力電流の向きが逆になるように配置され、さら
に前記第２のゲート回路の第３の入力線路を、流
れる入力電流の向きが前記第２の入力線路を流れ
る入力電流の向きと同一になるように配置したこ
とを特徴とするジヨセフソン効果を用いたダウ
ン・エツヂ・デイテクタ回路。 ３ 複数個のジヨセフソン接合とインダクタンス
とよりなるループ回路と、該ループ回路と磁気的
に結合した入力線路と、該ループ回路に接続され
たゲート電流路よりなるゲート回路から構成され
た集積回路において、第１のゲート回路の入力線
路と第２のゲート回路の第１の入力線路とが直列
に接続され、前記第１のゲート回路のゲート電流
路に接続された出力線路は前記第２のゲート回路
の第２の入力線路と直列に接続され、前記第２の
ゲート回路の第１の入力線路と第２の入力線路は
互いに流れる入力電流の向きが逆向きになるよう
に配置され、前記第２のゲート回路の制御特性が
入力電流の極性に対し非対称であるダウン・エツ
ヂ・デイテクタ回路複数個から構成され、各々の
ダウン・エツヂ・デイテクタ回路の前記第２のゲ
ート回路のゲート電流路は互いに直列に接続され
たことを特徴とするジヨセフソン効果を用いたセ
レス回路。 ４ 複数個のジヨセフソン接合とインダクタンス
とよりなるループ回路と、該ループ回路と磁気的
に結合した入力線路と、該ループ回路に接続され
たゲート電流路よりなるゲート回路から構成され
た集積回路において第１のゲート回路の入力線路
と第２のゲート回路の第１の入力線路とが直列に
接続され、前記第１のゲート回路のゲート電流路
に接続された出力線路は前記第２のゲート回路の
第２の入力線路と直列に接続され、前記第２のゲ
ート回路の第１の入力線路と第２の入力線路は、
互いに流れる入力電流の向きが逆になるように配
置され、さらに前記第２のゲート回路の第３の入
力線路を、流れる入力電流の向きが前記第２の入
力線路を流れる入力電流の向きと同一になるよう
に配置されたダウン・エツヂ・デイテクタ回路複
数個から構成され、各々のダウン・エツヂ・デイ
テクタ回路の前記第２のゲート回路のゲート電流
路が互いに直列に接続されたことを特徴とするジ
ヨセフソン効果を用いたセンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058592A JPS59185424A (ja) | 1983-04-05 | 1983-04-05 | ジヨセフソン効果を用いたダウンエツヂ・デイテクタ回路およびセンス回路 |
| US06/589,657 US4603265A (en) | 1983-04-05 | 1984-03-14 | Josephson device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058592A JPS59185424A (ja) | 1983-04-05 | 1983-04-05 | ジヨセフソン効果を用いたダウンエツヂ・デイテクタ回路およびセンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185424A JPS59185424A (ja) | 1984-10-22 |
| JPH0223093B2 true JPH0223093B2 (ja) | 1990-05-22 |
Family
ID=13088755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058592A Granted JPS59185424A (ja) | 1983-04-05 | 1983-04-05 | ジヨセフソン効果を用いたダウンエツヂ・デイテクタ回路およびセンス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4603265A (ja) |
| JP (1) | JPS59185424A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266844A (en) * | 1991-07-15 | 1993-11-30 | Hewlett-Packard Company | Timing discriminator circuit and method for determining the arrival order of input signals |
| JP2006052699A (ja) * | 2004-08-13 | 2006-02-23 | Heishin Engineering & Equipment Co Ltd | 一軸偏心ねじポンプのジョイント構造 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4149097A (en) * | 1977-12-30 | 1979-04-10 | International Business Machines Corporation | Waveform transition sensitive Josephson junction circuit having sense bus and logic applications |
| JPS5819024A (ja) * | 1981-07-27 | 1983-02-03 | Nippon Telegr & Teleph Corp <Ntt> | 超伝導ジヨセフソンスイツチを用いたパルス発生回路 |
-
1983
- 1983-04-05 JP JP58058592A patent/JPS59185424A/ja active Granted
-
1984
- 1984-03-14 US US06/589,657 patent/US4603265A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59185424A (ja) | 1984-10-22 |
| US4603265A (en) | 1986-07-29 |
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